[发明专利]非易失性存储器及其擦除方法、计算机系统

说明书

本公开提供了非易失性存储器及其擦除方法、计算机系统。其中非易失性存储器包括需要擦除的第一区域和不需要擦除的第二区域，并且第一区域和第二区域共用衬底。所述擦除方法包括：对第一区域执行擦除操作；响应于对第一区域执行的擦除操作的累计次数达到预定次数N，对存储器的第二区域执行防擦除校验，其中N≥2，防擦除校验的结果指示第二区域是否被擦除操作干扰；以及响应于确定第二区域被擦除操作干扰，对第二区域执行修复操作。本公开提供的擦除方法可以降低擦除操作对不需要擦除区域的影响。

技术领域

本申请涉及半导体存储器领域，具体地，涉及一种非易失性存储器的擦除技术。

背景技术

半导体存储器设备一般可以被分类为易失性(volatile)存储器和非易失性(NV：Non-Volatile)存储器。易失性存储器(诸如DRAM、SRAM等)在缺乏所施加的电力的情况下会丢失存储的数据。相反，非易失性存储器(诸如EEPROM、EAROM、PROM、EPROM、NAND闪存、NOR闪存等)能够在缺乏所施加的电力的情况下保持存储的数据。随着可携带电子产品(例如个人计算机、智能手机、数码相机、多媒体播放设备等等)的发展，对非易失性存储器的需求越来越大，对其性能的要求也越来越高。

在非易失性存储器中，有读取/编程/擦除三种基本操作。闪存(诸如，NAND闪存或NOR闪存)作为非易失性存储器被广泛使用。由于任何闪存器件的编程操作只能在空的或已擦除的存储单元内进行，因此在大多数情况下，在对闪存进行编程操作之前必须先执行擦除操作。对闪存的擦除操作通常是利用“Fower-Nordheim隧道效应”来实现的。

以下以图1为例，示意性地描述了对闪存的擦除操作。

图1例示了现有的NOR闪存中的一个存储单元100的结构示意图。NOR闪存中的每个存储单元都是带有浮置栅极(也可称为浮栅)的金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)。如图1所示，存储单元100可包括衬底10、源极11、漏极12、隧道氧化层13、浮栅14、氧化层15和控制栅16。当在存储单元100的控制栅16上施加负电压(例如，约-10V)并在存储单元100的衬底10上施加正电压(例如，约8V)时，存储单元100的浮栅14中所存储的电子将脱离浮栅14并隧穿隧道氧化层13，到达衬底10。当存储单元100的浮栅14中的电子减少到一定程度，或者换句话说当存储单元100的阈值电压低于参考电压时，认为存储单元100被成功擦除。

在NOR闪存中，通常是多个存储单元共用一个衬底(例如，总存储空间高达4M的多个存储单元共用一个衬底)。然而，在实际操作中，在对NOR闪存执行擦除操作时，通常是以4k、16k、32k等的存储空间为单位进行擦除的。也就是说，在对NOR闪存执行擦除操作时，共用一个衬底的这些存储单元可被分为需要擦除区域A(在下文简称区域A)和不需要擦除区域B(在下文简称区域B)。当对区域A的衬底施加正电压以便对区域A进行擦除时，共用该衬底的区域B将受到干扰，例如，区域B的浮栅中所存储的电子将隧穿隧道氧化层并到达衬底，致使区域B的阈值电压被拉低。

因此，期望提出一种技术方案，用以降低以上所述的擦除操作对不需要擦除区域B的影响。

发明内容

本发明所提出的技术方案旨在解决以上所述的擦除操作对不需要擦除区域的影响的问题。

在本发明的一个方面，提供了一种非易失性存储器的擦除方法，其中所述非易失性存储器包括需要擦除的第一区域和不需要擦除的第二区域，并且所述第一区域和所述第二区域共用衬底，所述擦除方法包括：对所述第一区域执行擦除操作；响应于对所述第一区域执行的所述擦除操作的累计次数达到预定次数N，对所述存储器的第二区域执行防擦除校验，其中N≥2，所述防擦除校验的结果指示所述第二区域是否被所述擦除操作干扰；以及响应于确定所述第二区域被所述擦除操作干扰，对所述第二区域执行修复操作。