[发明专利]时钟信号延迟与RC时间常数的检测校准系统及方法

说明书

本发明提供了一种时钟信号延迟与RC时间常数的检测校准系统及方法，包括：数字模块、可调电容Cap、电流源I1、开关S1、开关S2以及比较器；所述数字模块与开关S1的控制端、开关S2的控制端以及比较器电连接，所述电流源I1的正极与开关S1的一端连接，开关S1的另一端分别连接开关S2的一端、可调电容Cap的一端以及比较器的一个输入端，所述开关S2的另一端以及可调电容Cap的另一端与基准电压Vref1连接，所述比较器的另一个输入端连接基准电压Vref2。本发明提出通过增加数字控制处理模块的功能，使原本基于积分器和比较器的传统RC时间常数误差检测与校准系统能够用于检测时钟延迟误差。

技术领域

本发明涉及RC时间常数检测电路，具体地，涉及一种时钟信号延迟与RC时间常数的检测校准系统及方法。

背景技术

许多连续时间系统，例如有源滤波器(activefilters)和连续时间sigma-delta调制器(CTSDM)，通常需要相当精确的截止频率或RC时间常数。然而，当前的CMOS技术下，RC时间常数会受工艺、温度、工作电压(PVT)以及芯片制造误差的影响。这可能导致高达±50％的RC时间常数误差。为了避免使用精确的外部无源元件，必须设计片上自动RC时间常数误差检测与校准电路。

在实现时间交织系统或CTSDM系统时，系统需要多个相互之间具有固定延迟的时钟信号。这些时钟信号通常由时钟延迟模块通过一个输入的参考时钟信号产生。如同RC时间常数误差产生的机制，当前的CMOS技术下，时钟延迟模块产生的时钟延迟不可避免的会存在误差。该时钟延迟的误差会受不同PVT情况以及芯片制造误差的影响。

在设计高精度高速时间交织模数转换器(ADC)时，通常必须设计额外的电路或方法来实现时钟延迟误差的检测与校准，否则时间交织系统的性能无法得到保证。而在设计CTSDM系统时，通常并不增加额外的时钟延迟误差检测模块。通过提高CTSDM系统中其他模块的处理速度，例如比较器、数字信号处理模块，可以使系统容许时钟延迟在不同PVT情况下的误差或在器件失配下的误差。这样的做法应用于相对较低时钟频率工作的CTSDM系统是具有性价比的。而当开发高速CTSDM时，时钟频率可以达到4GHz甚至更高，时钟延迟误差带来的问题会在更高的时钟频率下将突显出来。图1给出了一个CTSDM时钟信号时序的例子。若时钟信号可能存在最大可达±0.1个时钟周期的延迟误差，且DAC必须在参考信号的一个时钟周期时间内触发以确保CTSDM系统的稳定性，比较器和数字处理模块可能只能各分得0.1个时钟周期的工作时间。在不增加额外的时钟延迟误差检测和校准电路的情况下，CTSDM系统中各模块为了达到延迟要求，将显著增加设计复杂度、功耗、面积、甚至牺牲部分性能。

发明内容

针对现有技术中的缺陷，本发明的目的是提供一种时钟信号延迟与RC时间常数的检测校准系统及方法。

根据本发明提供的一种时钟信号延迟与RC时间常数的检测校准系统，包括：数字模块、可调电容Cap、电流源I1、开关S1、开关S2以及比较器；所述数字模块与开关S1的控制端、开关S2的控制端以及比较器电连接，所述电流源I1的正极与开关S1的一端连接，开关S1的另一端分别连接开关S2的一端、可调电容Cap的一端以及比较器的一个输入端，所述开关S2的另一端以及可调电容Cap的另一端与基准电压Vref1连接，所述比较器的另一个输入端连接基准电压Vref2。

优选地，所述数字模块根据工作模式、输入时钟信号信息，控制开关S1和开关S2与比较器的工作；处理比较器输出的信号，输出RC常数校准信号和时钟延迟校准信号。