[发明专利]一种基于区块化设计的FPGA设计方法

说明书

本申请公开了一种基于区块化设计的FPGA设计方法，涉及FPGA技术，该方法对于包含跨区块路径的局部路径的目标区块添加形成为目标区块的输入口或输出口的虚拟端口模块，并以目标区块对应的局部芯片区域外围的绕线架构的位置确定虚拟端口模块的布局位置，使得在设计每个区块时就可以对每个目标区块内包含的跨区块路径的局部路径进行时序约束，在全片整合时就可以尽快达成区块路径的全路径时延的要求，避免了全片整合阶段的反复解固重新设计，弥补了现有区块化设计的缺陷，提高了FPGA设计效率，真正发挥出区块化设计的优势。

技术领域

本发明涉及FPGA技术领域，尤其是一种基于区块化设计的FPGA设计方法。

背景技术

现场可编程逻辑门阵列(Field-Programmable Gate Array，FPGA)是一种在日用家电、大型机械乃至航空航天等领域都有广泛使用的芯片。随着FPGA芯片规模的扩大以及复杂度的提高，芯片的设计难度也逐步提高，为了提高设计效率，常常会采用区块设计(Block-based design)的方法来完成容量大、复杂度高的用户设计。

区块设计方法是指将整个用户设计按特定要求划分成区块(Block)，每个区块对应用户设计中的一部分的子设计，每个区块对应一个子设计的局部网表或局部RTL设计代码，且每个区块还对应FPGA芯片上的一个局部芯片区域。对每个区块设定目标(子设计的功能)以及约束(时序约束、局部芯片区域的面积约束、局部芯片区域的位置约束)，即可以在相应的局部芯片区域内实现对应子设计以设计完成一个区块。在设计完成各个区块后，对所有区块进行全局整合，就可以在FPGA芯片的全局范围内完成整个用户设计。

由于每个区块对应的子设计的规模相比于全局更小，因此相比于直接对整个用户设计进行全片设计的方法，每个区块的设计难度和调试难度指数级减小，从而可以提高FPGA芯片的设计效率。而且在实际操作时，可以依次设计完成各个区块，或者还可以通过多个团队并行完成各个区块，可以进一步减少所需的设计时间，且可以实现多团队的协作甚至是异地的协作，设计灵活性也更高。设计完成一个区块后，该区块还可以被直接复用在多个用户设计中，从而减少重复设计花费的时间，从另一方面提高芯片设计效率。因此基于上述各项优点，区块设计方法对于FPGA芯片的高效快速设计具有重要意义。

但是区块设计方法在应用过程中难以避免的问题是：在将全局的用户设计划分成区块时会出现路径被分割的情况，同一条路径被分割成多个部分划分到不同的区块对应的子设计内。比如说整条路径从输入端到输出端依次经过的模块包括A、B、C，在划分区块时模块A被划分到区块1对应的子设计内，而模块B和模块C被划分到区块2对应的子设计内，在这种情况下，模块A→模块B之间的路径被分割开，这就导致无论在设计区块1时还是在设计区块2时，模块A→模块B之间的时延都难以在时序约束中表达，因此在独立设计各个区块时往往是直接忽略不做考虑的，这就导致在全片整合阶段往往会出现模块A→模块B→模块C的时序无法满足时序要求的问题。这时候就需要调整区块1的布局或者调整区块2的布局以便压缩区块内的线网的时延来满足整条路径的时延要求。

但是在完成一个区块的设计以后，其内部的布局已经固化了，因此若在全片整合阶段发现无法满足时序要求而需要调整区块内部的布局以压缩时延，就只能对已经固化的区块解固后重新设计。而且实际应用时，用户设计中往往有多条路径都存在被分割的情况，不同路径分布在不同区块中，形成区块之间的相互耦合关系，在重新设计区块时又要考虑对其他路径的影响，容易就此进入循环调试的困境，难以发挥区块设计方法的优点。

发明内容

本发明人针对上述问题及技术需求，提出了一种基于区块化设计的FPGA设计方法，本发明的技术方案如下：

一种基于区块化设计的FPGA设计方法，该方法包括：