[发明专利]向量乘加器的SRAM模拟存内计算装置和电子设备

说明书

本申请实施例提供一种向量乘加器的SRAM模拟存内计算装置和电子设备，涉及存内计算技术领域，可以简化存内计算装置的电路结构。存内计算装置包括：n个单比特输出模块，每个单比特输出模块包括乘法单元，乘法单元包括存储器和乘法电路，乘法电路的第二乘法输入端电连接于存储器的输出端，乘法电路用于对第一乘法输入端和第二乘法输入端的数值进行乘法计算并通过乘法输出端输出结果至单比特输出模块的输出端；第一加法器，第一加法器包括模拟加法电路，第一加法器包括n个第一加法输入端，第a个第一加法输入端电连接于第a个单比特输出模块的输出端；移位累加器，用于周期性对第一加法器的输出结果进行单比特移位累加计算。

技术领域

本申请涉及存内计算技术领域，特别涉及一种向量乘加器的SRAM模拟存内计算装置和电子设备。

背景技术

基于传统冯诺依曼架构进行计算的方式，大量的性能功耗都用在了数据传输和读写上，效率比较低。基于上述问题，出现了存内计算(computing-in-memory，CIM)架构，CIM架构将计算单元和存储单元集成于同一芯片，构成具有计算能力的存储单元，并在其中完成运算，这种极度近邻的布局消除了数据移动的延迟和功耗，改善了“存储墙”和“功耗墙”的问题，因此相对于传统架构的提高了计算能效比。但是，目前CIM架构的芯片，在计算较大数据量时，需要较为复杂的电路结构来实现功能。

发明内容

一种向量乘加器的SRAM模拟存内计算装置和电子设备，可以简化存内计算装置的电路结构。

第一方面，提供一种向量乘加器的SRAM模拟存内计算装置，包括：n个单比特输出模块，n＞1，每个单比特输出模块包括乘法单元，乘法单元包括存储器和乘法电路，乘法电路包括第一乘法输入端、第二乘法输入端和乘法输出端，第二乘法输入端电连接于存储器的输出端，乘法电路用于对第一乘法输入端和第二乘法输入端的数值进行乘法计算并通过乘法输出端输出结果至单比特输出模块的输出端；第一加法器，第一加法器包括模拟加法电路，第一加法器包括n个第一加法输入端，第a个第一加法输入端电连接于第a个单比特输出模块的输出端，a的取值为1、2、...、n；移位累加器，用于周期性对第一加法器的输出结果进行单比特移位累加计算。

在一种可能的实施方式中，第一加法器包括模拟加法电路和模数转换器；模拟加法电路包括n个电容，第a个电容的第一端为第a个第一加法输入端，n个电容的第二端连接于模数转换器的输入端，模数转换器的输出端作为第一加法器的输出端。

在一种可能的实施方式中，每个单比特输出模块包括多路选通电路和m个乘法单元，m＞1，在每个单比特输出模块中，每个乘法输出端通过多路选通电路电连接于单比特输出模块的输出端。

在一种可能的实施方式中，对于同一个单比特输出模块，m个乘法单元的第一乘法输入端电连接于同一个初始输入端。

在一种可能的实施方式中，每个多路选通电路包括m个选通开关，在每个单比特输出模块中，第j个选通开关串联于第j个乘法单元的乘法输出端与单比特输出模块的输出端之间，j的取值为0、1、2、...、m-1；存内计算装置工作于m个周期，每个周期包括q个子周期；在第j个周期，每个多路选通电路中第q-1-j个选通开关导通；在每个周期的第k个子周期，初始输入端输入第q-1-k位数值，k的取值为0、1、2、...、q-1。

在一种可能的实施方式中，每个多路选通电路包括m个选通开关，在每个单比特输出模块中，第j个选通开关串联于第j个乘法单元的乘法输出端与单比特输出模块的输出端之间，j的取值为0、1、2、...、m-1；存内计算装置工作于m个周期，每个周期包括q个子周期；在第j个周期，初始输入端输入第q-1-k位数值，k的取值为0、1、2、...、q-1；在每个周期的第k个子周期，每个多路选通电路中第q-1-j个选通开关导通。