[实用新型]一种集成芯片的测试降功耗电路

权利要求书

1.一种集成芯片的测试降功耗电路，其特征在于，包括整流桥RE、二极管D、电容C、限流电阻THR、NMOS管、电阻R、驱动装置（2）、差分放大器OA、运算放大器S以及测试机（1）；

所述整流桥RE的2、3脚分别与外部交流电源电性连接，整流桥RE的1脚与二极管D的正极电性连接，二极管D的负极与电容C的左端电性连接，电容C的右端分别与限流电阻THR的上端、NMOS管的漏极电性连接；

所述整流桥RE的4脚分别与限流电阻THR的下端、NMOS管的源极电阻R的下端、驱动装置（2）的第一输出端、差分放大器OA的第一输入端电性连接；

所述NMOS管的栅极分别与待测试的集成芯片（3）、电阻R的上端以及驱动装置（2）的第二输出端电性连接；

所述驱动装置（2）的输入端与测试机（1）的输出端电性连接，所述测试机（1）的输入端与运算放大器S的输出端电性连接，所述运算放大器S的第一输入端与差分放大器OA的输出端电性连接，所述差分放大器OA的第二输入端与驱动装置（2）的第二输出端电性连接。