[实用新型]一种集成芯片的测试降功耗电路

说明书

本实用新型涉及一种集成芯片的测试降功耗电路，包括整流桥RE、二极管D、电容C、限流电阻THR、NMOS管、电阻R、驱动装置、差分放大器OA、运算放大器S以及测试机，电阻R和电容C能提升瞬间大电流的限制能力，提高了电路的可靠性及稳定性同时，通过差分放大器OA对待测试的集成芯片输出的信号进行处理，以使得输入运算放大器的信号为实际待测试的集成芯片输出的信号，克服了由于单传输线传输信号以及信号传输的延迟而造成驱动装置输出的信号干扰运算放大器接收的信号的问题，提高了测试精度。

技术领域

本实用新型涉及测试电路的技术领域，具体涉及一种集成芯片的测试降功耗电路。

背景技术

集成芯片在测试的过程中存在耐瞬间大电流能力弱的问题，接触阻抗随使用时间增长，造成检测电路整体功耗较高，不利于降低生产成本和提高检测精度。

因此，需要进一步改进。

实用新型内容

本实用新型的目的在于克服上述现有技术存在的不足，而提供一种集成芯片的测试降功耗电路，旨在至少在一定程度上解决现有技术中的上述技术问题之一。

本实用新型的目的是这样实现的：

一种集成芯片的测试降功耗电路，包括整流桥RE、二极管D、电容C、限流电阻THR、NMOS管、电阻R、驱动装置、差分放大器OA、运算放大器S以及测试机。

所述整流桥RE的2、3脚分别与外部交流电源电性连接，整流桥RE的2脚与二极管D的正极电性连接，二极管D的负极与电容C的左端电性连接，电容C的右端分别与限流电阻THR的上端、NMOS管的漏极电性连接。

所述整流桥RE的4脚分别与限流电阻THR的下端、NMOS管的源极电阻R的下端、驱动装置的第一输出端、差分放大器OA的第一输入端电性连接。

所述NMOS管的栅极分别与待测试的集成芯片、电阻R的上端以及驱动装置的第二输出端电性连接。

所述驱动装置的输入端与测试机的输出端电性连接，测试机的输入端与运算放大器S的输出端电性连接，运算放大器S的第一输入端与差分放大器OA的输出端电性连接，差分放大器OA的第二输入端与驱动装置的第二输出端电性连接。

本实用新型的有益效果是：

电阻R和电容C能提升瞬间大电流的限制能力，提高了电路的可靠性及稳定性同时，通过差分放大器OA对待测试的集成芯片输出的信号进行处理，以使得输入运算放大器的信号为实际待测试的集成芯片输出的信号，克服了由于单传输线传输信号以及信号传输的延迟而造成驱动装置输出的信号干扰运算放大器S接收的信号的问题，提高了测试精度。

本实用新型的附加方面和优点将在下面的描述部分中变得明显，或通过本实用新型的实践了解到。

附图说明

图1为本实用新型实施例的电路示意图。

具体实施方式

下面结合附图及实施例对本实用新型作进一步描述。

参见图1，本集成芯片的测试降功耗电路，包括整流桥RE、二极管D、电容C、限流电阻THR、NMOS管、电阻R、驱动装置2、差分放大器OA、运算放大器S以及测试机1。

整流桥RE的2、3脚分别与外部交流电源电性连接，整流桥RE的2脚与二极管D的正极电性连接，二极管D的负极与电容C的左端电性连接，电容C的右端分别与限流电阻THR的上端、NMOS管的漏极电性连接。

整流桥RE的4脚分别与限流电阻THR的下端、NMOS管的源极电阻R的下端、驱动装置2的第一输出端、差分放大器OA的第一输入端电性连接。

NMOS管的栅极分别与待测试的集成芯片3、电阻R的上端以及驱动装置2的第二输出端电性连接。