[发明专利]一种非易失性3T1R1C存储电路、矫正电路、DRAM和存算电路

权利要求书

1.一种非易失性3T1R1C存储电路；其特征在于：其作为大规模的DRAM存储电路中的基本存储单元，所述存储单元可实现在断电前进行数据备份并在重新上电后进行数据恢复；所述非易失性3T1R1C存储电路包括三个N型晶体管M0、M1、M2、一个称为R0的RRAM和一个电容C0；电路连接关系如下：M0、M1、M2的栅极分别作为控制端用于连接独立的字线WL_A、WL_B和WL_C；M0和M1的源极相连并连接在位线BL上；M1的漏极和M2的源极相连，并连接在C0的一端上，C0的另一端接地；M0和M2的漏极与R0的TE端相连，R0的BE端连接到字线SL；

在所述非易失性3T1R1C存储电路中，通过C0的充/放电状态表征存储数据“1”或“0”；在电路断电之前，将C0数据被备份到R0；数据备份时，利用R0的低阻状态和高阻状态分别用来映射存储数据“1”或“0”，在电路重新上电后，将R0备份的数据重新恢复至C0中，其中，所述非易失性3T1R1C存储电路每次上电数据恢复操作后C0的存储的数据与掉电前存储的原始数据相反。

2.如权利要求1所述的非易失性3T1R1C存储电路，其特征在于：所述非易失性3T1R1C存储电路兼具DRAM和RRAM两种存储电路的属性：当使用DRAM模式时，M0和M2总是关闭，不使用R0；而M1在读、写和保持时被激活；当使用RRAM时，M1和M2总是关闭，不使用C0；而M0在读和写时被激活。

3.如权利要求2所述的非易失性3T1R1C存储电路，其特征在于：在所述非易失性3T1R1C存储电路中，数据备份操作的执行过程如下：

首先，数据备份操作过程是在断电前进行的，其中，WL_B始终处于0V的低电平状态；其次，数据备份操作的过程分为两个阶段：在第一阶段，设置BL到1.4V以上，SL到0V，WL_A到1.8V；M0处于开启状态；RRAM上的压降满足了设置操作的要求；R0将被设置为低阻状态LRS；在第二阶段，将WL_A设为0V，SL设为1V，WL_C设为1.8V；M0处于关闭状态，M2处于开启状态；此时，如果C0存储的是高电平对应的数据“1”，R0的电阻状态将不会改变，仍然是低阻状态LRS；如果C0存储的是低电平对应的数据“0”，则R0上的电压就满足了复位操作的要求；R0将被重置为高电平HRS；最后，通过上述两阶段的操作，C0的存储状态被转移到R0。

4.如权利要求2所述的非易失性3T1R1C存储电路，其特征在于：在所述非易失性3T1R1C存储电路中，数据恢复操作的执行过程如下：

首先，整个数据恢复操作过程中WL_A始终处于0V的低电平状态；其次，恢复操作的过程包括如下两个阶段：在第一阶段，设置BL为1V，WL_B为1.8V，M1处于开启状态，C0将被充电到高电平；在第二阶段：将WL_B设为0V，SL设为0V，WL_C设为1.8V；M1关闭，M2打开；此时，如果R0处于高阻状态HRS，那么C0很难通过R0放电，仍然定位高电平状态并保持数据“1”；如果R0处于低阻状态LRS，那么C0通过R0放电到低电平状态，保持数据“0”；最后，通过以上两阶段的操作，R0的存储状态被转移到C0。

5.一种恢复数据矫正电路，其特征在于：其应用于如权利要求1-4中任意一项所述的非易失性3T1R1C存储电路中，用于对电路在每次备份恢复过程造成的数据“反相错误”进行矫正；所述恢复数据矫正电路利用一个2选1数据选择器和SA；所述2选1数据选择器包括两个输入端IN1和IN2，一个选择端IN3，以及一个输出端OUT；所述选择端IN3用于接收一个表征所述非易失性3T1R1C存储电路当前存储数据的对应的断电恢复次数奇偶属性的标志信号SEL；所述非易失性3T1R1C存储电路中存储数据的量化输出端连接到SA，SA的参考电平设为二分之一高电平，取SA的输出电平和输出电平的相反数通过SEL进行选择，所述OUT为输出的最终的矫正结果。

在所述恢复数据矫正电路中，假设所述非易失性3T1R1C存储电路的原始存储数据为D，输出端OUT的生成逻辑如下：