[发明专利]一种非易失性3T1R1C存储电路、矫正电路、DRAM和存算电路

说明书

本发明属于集成电路技术领域，具体涉及一种非易失性3T1R1C存储电路、矫正电路、DRAM和存算电路。非易失性3T1R1C存储电路包括三个N型晶体管M0、M1、M2、一个称为R0的RRAM和一个电容C0；电路连接关系如下：M0、M1、M2的栅极分别作为控制端用于连接独立的字线WL_A、WL_B和WL_C；M0和M1的源极相连并连接在位线BL上；M1的漏极和M2的源极相连，并连接在C0的一端上，C0的另一端接地；M0和M2的漏极与R0的TE端相连，R0的BE端连接到字线SL。矫正电路用于解决3T1R1C存储电路数据恢复时的数据反相问题，DRAM和存算电路以3T1R1C存储电路为基本存储单元设计。本发明解决了DRAM断电丢数据，以及执行乘累加运算的精度易受到位线电压变化、驱动波动、器件不匹配等因素影响问题。

技术领域

本发明属于集成电路技术领域，具体涉及一种非易失性3T1R1C存储电路、一种恢复数据矫正电路、一种具有数据备份与恢复功能的DRAM电路、以及一种基于3T1R1C实现乘累加运算的存算电路。

背景技术

近几年来，人工智能在很多领域都实现了应用，取得了长足的进步。其中，卷积神经网络作为实现人工智能的有效机器学习方法，也受到越来越多的关注。然而，卷积神经网络的应用也给电路和系统设计带来了新的挑战。巨大的数据吞吐量不仅大大增加了用于数据处理的时间和功耗，而且对处理器和存储器的性能提出了更高的要求。

此外，为了进一步提高处理机器学习任务的运算芯片的性能，技术人员试图对传统的计算机架构进行革新。传统芯片采用的是冯-诺依曼架构，这种架构是将内存与处理器分开，使用总线进行通信。但近几十年来，内存的性能发展远远落后于处理器，而处理器与内存之间的通信也受到通信接口数量的限制，数据吞吐量难以提高，来回的数据传输消耗了大量的时间和能量，甚至高于计算。在此基础上，技术人员提出了近内存计算和内存中的计算。所谓近内存计算，顾名思义，就是在内存周围布置尽可能多的处理器，增加处理器和内存之间的通信接口，尽可能缩短通信距离，这在一定程度上提高了处理速度，但其本质上仍然采用冯-诺依曼结构，将数据的处理和存储分开。而内存中的计算技术是在内存中的计算整合了数据处理和存储。它采用完全并行的方式进行内存中的数据计算，这大大降低了数据处理的功耗和延迟。

对于内存中的计算(Computing in Memory，缩写为CIM)，目前最先进的解决方案主要包括以下几类。使用易失性或非易失性存储器的CIM解决方案；使用电流域或电压域的CIM解决方案。标准的静态随机存取存储器(Static Random-Access Memory，SRAM)单元因其高速和易于与算术单元结合而受到大多数CIM设计者的青睐，但其易失性特点也限制了其应用领域，而且漏电功耗也难以消除。目前的非易失性存储器解决方案主要包括电阻式随机存取存储器(Resistive Random-Access Memory，RRAM)、铁电式随机存取存储器(Ferroelectric Random Access Memory，FeRAM)、磁阻式随机存取存储器(Magneto-resistive Random Access Memory，MRAM)、相变随机存取存储器(Phase Change RandomAccess Memory，PCRAM)等。其中，RRAM的面积小，功耗低，与CMOS工艺有很好的兼容性。至于存储器解决方案中的电流域或电压域计算，操作结果通常由位线电流或位线电压表示。然而，它们存在精度差的问题，即由于位线电压变化、驱动波动、器件不匹配等因素的影响，计算结果经常偏离理想值。这就限制了CIM架构只能用于低精度的应用。

发明内容

为了解决现有DRAM芯片在执行内存中计算任务时容易因断电而数据丢失，以及执行乘累加运算时因位线电压变化、驱动波动、器件不匹配等因素而导致计算结果精度不足的问题；本发明提供一种非易失性3T1R1C存储电路、一种恢复数据矫正电路、一种具有数据备份与恢复功能的DRAM电路、以及一种基于3T1R1C实现乘累加运算的存算电路及其对应的集成电路。

本发明采用以下技术方案实现：