[发明专利]存储器件及其制作方法在审

专利信息
申请号: 202310092488.4 申请日: 2023-01-31
公开(公告)号: CN116075155A 公开(公告)日: 2023-05-05
发明(设计)人: 夏鹏;高超;卞仙 申请(专利权)人: 上海华虹宏力半导体制造有限公司
主分类号: H10B41/00 分类号: H10B41/00
代理公司: 上海思微知识产权代理事务所(普通合伙) 31237 代理人: 张亚静
地址: 201203 上海市浦东新区中*** 国省代码: 上海;31
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摘要:
搜索关键词: 存储 器件 及其 制作方法
【说明书】:

发明提供一种存储器件及其制作方法,在栅极刻蚀工艺中省略硬掩膜层的沉积,并通过更换栅极光刻过程中采用的光阻类型,增加光阻的厚度,优化栅极刻蚀工艺的参数,在保证存储器件性能不变的情况下,节省一道硬掩膜层沉积工艺,节约生产成本。进一步的,本发明在栅极刻蚀工艺中省略硬掩膜层沉积,可以使外围电路区域中的栅极的边界与存储单元区域的边界重合,减少存储单元阵列周围的STI宽度,有效减少存储单元阵列的面积,增加平台产品的竞争力。

技术领域

本发明涉及半导体技术领域,尤其涉及一种存储器件及其制作方法。

背景技术

闪存(flash)作为一种安全、快速的存储体,以其体积小、容量大、成本低、掉电数据不丢失等一系列优点,成为了嵌入式系统中数据和程序最主要的载体。近年来,随着智能电子产品市场的飞速发展,各类MCU(micro controller unit,微控制器)及SoC(System-on-Chip,片上系统)的使用已经深入到汽车电子、工业控制和医疗产品等日常生活的各个方面。

在现有的非易失性存储器(NORD flash)的工艺制程中,衬底上包括存储单元(Memory cell)区域和位于存储单元区域外围的外围电路区域,在存储单元阵列和外围电路区域的栅极多晶硅(Gate poly)沉积后,会将存储单元区域的栅极多晶硅刻蚀掉。目前的栅极多晶硅的刻蚀工艺需要硬掩膜层(Hard mask),这样会在Memory cell刻蚀的Gate边界处形成硬掩膜侧墙(Hard mask spacer),为了防止硬掩膜侧墙坍塌(peeling),需要保留一定宽度的栅极多晶硅(Gate ring),这样外围电路区域的栅极多晶硅的边界要比存储单元区域的边界多出一部分。然而,存储单元区域的边界存在的这一圈gate ring对存储功能并无帮助,且由于gate ring的存在使存储单元阵列四周的STI更宽,占用一定存储单元阵列面积。

发明内容

本发明的目的在于提供一种存储器件及其制作方法,以优化栅极刻蚀工艺,减少存储单元阵列的面积,节省生产成本,增加平台产品的竞争力。

为达到上述目的,本发明提供一种存储器件的制作方法,包括:

提供衬底,所述衬底包括存储单元区域和外围电路区域,在所述存储单元区域上形成有存储单元阵列;

在所述衬底上沉积栅极多晶硅层;

刻蚀去除存储单元区域的栅极多晶硅层;

刻蚀所述外围电路区域的栅极多晶硅层形成外围电路栅极,所述外围电路栅极所在区域的边界与所述存储单元区域的边界重合。

可选的,形成外围电路栅极,包括:

在所述衬底上依次形成图案化的底部抗反射层和光刻胶层;

并以图案化的底部抗反射层和光刻胶层为掩膜刻蚀外围电路区域的栅极多晶硅层,形成外围电路栅极。

可选的,所述底部抗反射的厚度为所述光刻胶层的厚度为

可选的,所述底部抗反射和所述光刻胶层的总厚度为

可选的,还包括根据底部抗反射层和光刻胶层的类型和厚度,优化栅极多晶硅刻蚀工艺的参数。

可选的,采用光刻工艺在所述外围电路区域中逻辑器件的栅极对应的区域依次覆盖图案化的底部抗反射层和光刻胶层。

可选的,所述栅极多晶硅层与所述衬底之间还形成有栅极氧化层。

可选的,所述存储单元区域中存储单元阵列周围的STI的宽度为1um~1.2um。

可选的,所述存储单元阵列包括字线、位于所述字线的两侧由下至上依次形成的浮栅、栅间介质层和控制栅。

可选的,所述半导体器件的制作方法用于包括但不限于90nm NORD flash工艺。

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