[发明专利]采样控制电路、方法和存储器

说明书

本公开实施例提供了一种采样控制电路、方法和存储器，该电路包括：第一输入模块，用于根据时钟信号对第一输入信号进行采样处理，得到第一采样信号；第二输入模块，用于在第一使能控制信号处于无效状态时，根据时钟信号和第一使能控制信号对第二输入信号进行采样处理，得到第二采样信号；译码模块，用于根据片选采样信号对第一采样信号和第二采样信号进行译码处理，得到下电进入命令和下电退出命令；控制模块，用于根据下电进入命令和下电退出命令生成第一使能控制信号；其中，在第一使能控制信号处于有效状态时，使第二输入模块在下电期间处于非工作状态。这样，该电路能够节省电路功耗，同时还能够避免出现信号不稳定和采样冲突的现象。

技术领域

本公开涉及半导体技术领域，尤其涉及一种采样控制电路、方法和存储器。

背景技术

动态随机存取存储器（Dynamic Random Access Memory，DRAM）是一种半导体存储器，主要的作用原理是利用电容内存储的电荷量来代表一个二进制比特是1还是0。以第五代双倍数据速率（5th Double Data Rate，DDR5） DRAM为例，在芯片终端电阻（On-DieTermination，ODT）控制使能进入下电模式的时候，DRAM需要分类控制各命令地址信号，以确保在下电期间非目标芯片终端电阻（Non-target-ODT，NT_ODT）命令始终有效，而其他命令只可以在命令路径禁止延迟时间（tCPDED）内有效。然而，目前的解决方案容易产生功耗浪费，甚至还会因信号采样冲突而导致信号不稳定。

发明内容

本公开实施例提供了一种采样控制电路、方法和存储器。

第一方面，本公开实施例提供了一种采样控制电路，包括第一输入模块、第二输入模块、译码模块和控制模块，其中：

所述第一输入模块，用于接收第一输入信号和时钟信号，根据所述时钟信号对所述第一输入信号进行采样处理，得到第一采样信号；

所述第二输入模块，用于接收所述时钟信号、第二输入信号和第一使能控制信号，在所述第一使能控制信号处于无效状态时，根据所述时钟信号和所述第一使能控制信号对所述第二输入信号进行采样处理，得到第二采样信号；

所述译码模块，用于接收片选采样信号、所述第一采样信号和所述第二采样信号，根据所述片选采样信号对所述第一采样信号和所述第二采样信号进行译码处理，得到下电进入命令和下电退出命令；

所述控制模块，用于根据所述下电进入命令和所述下电退出命令生成所述第一使能控制信号；其中，在所述第一使能控制信号处于有效状态时，使所述第二输入模块在下电期间处于非工作状态。

在一些实施例中，所述第一输入模块包括第一接收模块和第一采样模块，其中：

所述第一接收模块，用于接收所述第一输入信号，根据所述第一输入信号输出第一中间信号；

所述第一采样模块，用于接收所述时钟信号和所述第一中间信号，根据所述时钟信号对所述第一中间信号进行采样处理，得到所述第一采样信号。

在一些实施例中，所述第二输入模块包括第二接收模块和第二采样模块，其中：

所述第二接收模块，用于接收所述第二输入信号，根据所述第二输入信号输出第二中间信号；

所述第二采样模块，用于接收所述时钟信号、所述第二中间信号和所述第一使能控制信号，根据所述时钟信号和所述第一使能控制信号生成目标时钟信号；以及在所述第一使能控制信号处于无效状态时，根据所述目标时钟信号对所述第二中间信号进行采样处理，得到所述第二采样信号。