[发明专利]一种量子与经典密码融合加密传输设备有效

专利信息
申请号: 202310261335.8 申请日: 2023-03-17
公开(公告)号: CN115987514B 公开(公告)日: 2023-05-23
发明(设计)人: 刘艳华;张沛;刘永华;王傅民;常宏泽;薛宏;张友斌;李彬;张少华 申请(专利权)人: 易迅通科技有限公司
主分类号: H04L9/08 分类号: H04L9/08;H04L9/40;H04B10/70
代理公司: 北京睿博行远知识产权代理有限公司 11297 代理人: 王红
地址: 710000 陕西省西安市经济技术开发区*** 国省代码: 陕西;61
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摘要:
搜索关键词: 一种 量子 经典 密码 融合 加密 传输 设备
【权利要求书】:

1.一种量子与经典密码融合加密传输设备,其特征在于,包括:融合加密发送模块(100)和融合加密接收模块(200);

所述融合加密发送模块(100)包括:Alice上位机(1)、第一经典光通信模块(2)、第一FPGA主控板(3)、第一量子光通信模块(4)以及第一波分复用器(5);所述第一FPGA主控板(3)包括第一主控制电路(31)和与第一主控制电路(31)通信的第一量子密钥存储库(32);所述第一量子光通信模块(4)包括第一子控制电路(41)、同步光信道(42)、量子光信道(43)以及第二波分复用器(44),所述第一子控制电路(41)分别通过同步光信道(42)和量子光信道(43)与第二波分复用器(44)通信;所述第一主控制电路(31)分别与Alice上位机(1)、第一经典光通信模块(2)以及第一子控制电路(41)通信;所述第一经典光通信模块(2)、第二波分复用器(44)分别与第一波分复用器(5)通信;

所述融合加密接收模块(200)包括:Bob上位机(6)、第二经典光通信模块(7)、第二FPGA主控板(8)、第二量子光通信模块(9)以及第三波分复用器(10);所述第二FPGA主控板(8)包括第二主控制电路(81)和与第二主控制电路(81)通信的第二量子密钥存储库(82);所述第二量子光通信模块(9)包括第二子控制电路(91)、第一单光子探测器(92)、第二单光子探测器(93)以及第四波分复用器(94),所述第四波分复用器(94)分别通过第一单光子探测器(92)、第二单光子探测器(93)与第二子控制电路(91)通信;所述第二主控制电路(81)分别与Bob上位机(6)、第二经典光通信模块(7)以及第二子控制电路(91)通信;所述第二量子光通信模块(9)、第四波分复用器(94)分别与第三波分复用器(10)通信;所述第一波分复用器(5)与所述第三波分复用器(10)通信。

2.根据权利要求1所述的一种量子与经典密码融合加密传输设备,其特征在于,所述融合加密发送模块(100)和融合加密接收模块(200)用于实现以下过程:

在量子密钥产生阶段,所述融合加密发送模块(100)进行量子态制备,将基矢和比特信息上传到第一FPGA主控板(3);所述融合加密接收模块(200)进行量子态测量,将基矢和比特信息上传到第二FPGA主控板(8);所述融合加密发送模块(100)和融合加密接收模块(200)分别拥有等长的两组字符串,分别对应各自的基矢和比特。

3.根据权利要求2所述的一种量子与经典密码融合加密传输设备,其特征在于,所述融合加密发送模块(100)和融合加密接收模块(200)用于实现以下过程:

在数据处理阶段,所述融合加密接收模块(200)将基矢信息通过经典信道传输给融合加密发送模块(100);融合加密发送模块(100)在第一FPGA主控板(3)进行基矢比对,将基矢不匹配的数据位置经过经典信道传输给融合加密接收模块(200);融合加密接收模块(200)删除这些基矢位置对应的比特,从剩下的比特中随机挑选一部分,将比特和这些比特在字符串中的位置通过经典信道传输给融合加密发送模块(100);融合加密发送模块(100)计算比特误码率,通过比特误码率决定量子密钥字符串是否可用,可用则通知融合加密接收模块(200)进行下一步,不可用则重新开始量子密钥产生阶段。

4.根据权利要求3所述的一种量子与经典密码融合加密传输设备,其特征在于,所述融合加密发送模块(100)和融合加密接收模块(200)用于实现以下过程:

在量子密钥字符串可用的情况下,融合加密发送模块(100)通过第一FPGA主控板(3)对密钥进行数据处理,产生校验码,将校验码通过经典信道传输给融合加密接收模块(200);融合加密接收模块(200)通过第二FPGA主控板(8)根据校验码得到纠错结果,将纠错成功与否的信息通过经典信道发送给融合加密发送模块(100);纠错成功,融合加密接收模块(200)保留纠错以后的密钥,自此融合加密发送模块(100)和融合加密接收模块(200)建立相同的密钥,第一FPGA主控板(3)和第二FPGA主控板(8)对纠错后的密钥进行保密放大,产生最终密钥,最终密钥存储在第一FPGA主控板(3)和第二FPGA主控板(8)上。

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