[发明专利]一种利用WL train识别DDR位宽的方法在审
| 申请号： | 202310472511.2 | 申请日： | 2023-04-26 |
| 公开（公告）号： | CN116340215A | 公开（公告）日： | 2023-06-27 |
| 发明（设计）人： | 顾江波;周永波;杨阳;田飞 | 申请（专利权）人： | 芯河半导体科技（无锡）有限公司 |
| 主分类号： | G06F13/16 | 分类号： | G06F13/16;G06F13/40 |
| 代理公司： | 无锡权正知识产权代理事务所(普通合伙) 32735 | 代理人： | 王俊峰 |
| 地址： | 214135 江苏省无锡市新吴区菱*** | 国省代码： | 江苏;32 |
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| 摘要： | |||
| 搜索关键词： | 一种 利用 wl train 识别 ddr 方法 | ||
1.一种利用WL train识别DDR位宽的方法，其特征在于：所述方法包括如下步骤：
S1、初始化配置DDR接口时，DDRPHY按照16bit DQ数据位宽进行WL train自适应调节；
S2、PCBA的DRAM颗粒接收到DDRPHY发送的信号后，反馈电平跳变信号至DDRPHY；
S3、若DDRPHY接收并识别DRAM颗粒高8bit和低8bit电平跳变信号则DQ数据位宽为16bit；若DDRPHY仅接收DRAM颗粒低8bit电平跳变信号则DQ数据位宽为8bit。
2.根据权利要求1所述的一种利用WL train识别DDR位宽的方法，其特征在于：WLtrain自适应调节的具体步骤包括：
S1-1、WL train：调节写方向的DQS delay；
S1-2、RX DQS GAT train：调节读方向的DQS delay；
S1-3、Read train：调节读方向的DQ delay；
S1-4、Write train：调节写方向的DQ delay。
3.根据权利要求2所述的一种利用WL train识别DDR位宽的方法，其特征在于：执行WLtrain操作时，DDRPHY会发送写方向DQS toggle到DRAM颗粒，DRAM颗粒用DQS上升沿来采样DDR时钟CLK，并将采样结果通过对应DQ信号反馈给SOC芯片，SOC芯片根据DQ采样结果来推移写方向DQS的delay，以使写方向DQS信号在DRAM侧跟CLK边沿对齐。
4.根据权利要求2所述的一种利用WL train识别DDR位宽的方法，其特征在于：步骤S1-1和S1-2的操作顺序可调换。
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