[发明专利]一种多态相边界动态随机存储器件及其制备方法

说明书

本发明提供一种多态相边界动态随机存储器件及其制备方法，包括接入晶体管、公用底电极、若干个顶电极，公用底电极上设有MPB氧化铪基介电层，顶电极沿着竖直方向依次设置，MPB氧化铪基介电层设置在公用底电极和顶电极之间；公用底电极、MPB氧化铪基介电层以及一个顶电极构成一个MPB氧化铪基电容，多个MPB氧化铪基电容垂直堆叠。本发明针对集成电路产业的海量信息存算需求，以及“1T‑1C”DRAM随特征尺寸持续缩放的存储窗口和电荷信号密度，提供一种多态相边界动态随机存储器件及其制备方法，通过多态相边界材料的超高介电特性，显著提升DRAM电荷信号密度并支撑多值存储及存算融合DRAM应用，以满足后摩尔时代集成电路对于信息密度与功能的升级需求。

技术领域

本发明涉及半导体存储器技术领域，特别涉及一种多态相边界动态随机存储器件及其制备方法。

背景技术

DRAM（动态随机存储器）作为信息存算的核心硬件，已成为智能社会进一步发展的关键制约瓶颈。

传统DRAM单元基于1T（晶体管）+1C（电容）的架构，目前，基于传统电介质的DRAM电容器在步入先进工艺节点后，制造难度变得越来越高且面临以下一系列问题：1.若为了提高器件集成度持续缩放电容器，会面临着单位面积上电荷存储密度的限制问题，使得电荷信号密度减弱；2.电容介质层厚度的不断减小，引发了泄漏电流增加问题，存储窗口变小会导致信息读出干扰以及额外功耗增加；3.基于传统电介质的“1T-1C”DRAM除因电容缩放导致的上述问题外，对于存储阵列层面来说，相邻存储单元之间的噪声等串扰问题也越来越严重。因此亟待解决经典“1T-1C”DRAM存储密度的提升以以及尺寸缩放的关键瓶颈问题。

发明内容

本发明针对信息时代集成电路产业的海量信息存算需求，以及“1T-1C”DRAM随特征尺寸持续缩放的存储窗口和电荷信号密度，提供一种多态相边界动态随机存储器件及其制备方法，通过多态相边界材料的超高介电特性，显著提升DRAM电荷信号密度并支撑多值存储及存算融合DRAM应用，以满足后摩尔时代集成电路对于信息与功能密度的升级需求。

本发明的目的是通过如下技术方案实现的：一种多态相边界动态随机存储器件，包括接入晶体管、公用底电极、若干个顶电极，公用底电极上设有氧化铪基介电层，顶电极沿着竖直方向依次设置，氧化铪基介电层设置在公用底电极和顶电极之间；公用底电极、氧化铪基介电层以及一个顶电极构成一个MPB氧化铪基电容，多个MPB氧化铪基电容垂直堆叠；

接入晶体管包括衬底、源极、漏极、栅介质层、栅极，MPB氧化铪基电容上的顶电极连接板线PL，接入晶体管上的源极连接位线BL，接入晶体管上的栅极连接字线WL；公用底电极连接漏极。

作为优选，所述公用底电极和顶电极的材料为金属钨、金属钛、金属铝、氮化钽、氮化钛、氮化钨中的任意一种。

作为优选，多态相边界动态随机存储器件的存内逻辑实现方法如下：

接入晶体管连接三个MPB氧化铪基电容，分别为C₁、C₂和C₃，每个MPB氧化铪基电容代表一个存储位，与C₁、C₂和C₃相连的板线PL分别为板线PL¹、板线PL²和板线PL³;通过板线PL编程各个MPB氧化铪基电容的存储状态，MPB氧化铪基电容的电荷存储量代表存储状态；接入晶体管并行控制多个MPB氧化铪基电容；

数据写入时，通过字线WL打开晶体管，位线BL与GND连接；当板线PL为高电平V_dd时，单个MPB氧化铪基电容存储状态为1，反之当板线PL为低电平GND时，单个MPB氧化铪基电容存储状态为0；写入完成后关闭字线WL；