[发明专利]动态存储器

说明书

本发明涉及半导体存储器，尤其涉及动态存储器(DRAM)的字线控制电路。

图7概略地表示现有的DRAM的一般的单元结构。这种单元结构是众所周知的，因此其说明从略。在图7的存储单元阵列60中，排列成行列状的存储单元(DRAM单元)MC，如图8所示，通常采用由传送数据用的一个晶体管Q和保持数据用的一个电容器C串联而成的单晶体管·单电容器结构。上述的晶体管Q通常由N沟道绝缘栅型场效应晶体管(NMOS晶体管)(N沟道金属氧化物晶体管)构成，其一端(漏极)连接在位线BL上，其栅极连接在字线WL上。

读出/写入所选择的存储单元MC时，通过将其电平升压到至少比DRAM的电源电压Vcc高出上述晶体管Q的阈值大小的字线驱动信号加在与晶体管Q的栅极连接的字线WL上，以充分确保从电容器C读出时的电荷量或向电容器C写入时的电荷量。

其次，一边参照图9所示的工作波形，一边简单地说明图7中DRAM的读出/写入操作之一例。图中，所谓存储单元的内部节点是指在上述那种单晶体管·单电容器构成的存储单元中的晶体管Q和电容器C的串联节点。当访问存储单元MC时，首先，从外部输入RAS(行地址选通)输入电路61的行地址选通信号RAS达到激活电平(“低”)后，行系统电路便开始工作。这时，行译码器67对来自行地址缓冲电路63的行地址信号进行译码，选择指定的字线WL，并将字线驱动电压选择电路66的输出(升压字线驱动信号)供给该被选择的字线(选择字线)，将选择字线激活。另外，由地字线WL存在寄生电容或寄生电阻，所以达到激活电平(或非激活电平)的速度慢。

上述选择字线被激活后，与其连接的存储单元中的数据被读到位线BL上，同时，与伪字线连接的空单元中的数据被读到与上述位线BL互补的位线上，上述位线对之间产生的电位差由读出放大器(读出用的NMOS放大器、恢复用的PMOS放大器)69读出放大(读出操作及恢复操作)。这时，对应于从选择字线的电压上升到存储单元MC中的数据被读到位线BL上的延迟时间而根据由字线延迟补偿电路65进行延迟补偿过的读出放大控制信号SEN，将读出放大器激活信号SAN·SAP从读出放大器驱动电路68供给读出放大器69。另外，上述位线对中的各位线的电位利用读出放大器69的输出设定为“高”电平、“低”电平，对与上述选择字线连接的存储单元进行重写(更新)。

其次，从外部输入CAS(列地址选通)输入电路71的列地址选通信号CAS激活(“低”电平)后，列系统电路便开始工作。这时，列译码器75根据对来自列地址缓冲电路73的列地址信号进行译码后的信号，控制列选择电路，于是将与被选择的列(选择列)对应的读出放大器的输出(读出数据)读到数据线DQ(图中未示出)上。此后，使RAS信号及CAS信号返回非激活电平(“高”)后，选择字线便返回非激活电平(“低”)，位线对或与其对应连接的读出放大器的输入输出节点对得到均衡。

另一方面，写入时，如上所述，当选择字线及读出放大器分别处于激活状态时，使允许写入控制信号WE达到激活电平(“高”)，通过数据线DQ，将写入数据写入与选择列对应的读出放大器，然后使RAS信号及CAS信号返回非激活电平(”高”)，并使选择字线返回非激活电平(“低”)，于是对存储单元的写入结束。

可是，在上述那种现有的访问方式中，在从RAS信号达到激活电平至返回非激活电平的期间内，选择字线仍保持在激活电平状态，由于选择字线保持激活电平(就是说，升压字线驱动信号加在选择行的存储单元的栅极上)的期间长，所以加在选择行存储单元的NMOS晶体管的栅极氧化膜上的电场密度大，因而存在着存储单元的可靠性下降的问题。

如上所述，在选择字线保持激活电平的长期间内，由于非选择行的字线传送单元的晶体管的漏电流或PN结的漏电流等的作用，上述升压字线驱动信号的电平逐渐下降，所以难以使RAS信号的激活期间延长。如果想使RAS信号的激活期间延长，就必须在字线驱动电压源64的输出侧连接一个漏电补偿电路76，因而存在着漏电流补偿电路76部分造成的结构面积增加及消耗电流增大的问题。

当进行读出操作时，由于RAS信号从激活电平返回非激活电平后，要对位线对及与其对应连接的读出放大器的输入输出节点对进行均衡，所以存在读出时的恢复时间(恢复用的预充电时间)长的问题。