[发明专利]高速倍数确定装置

说明书

本发明涉及一种用来在一检测在包通信系统等中的数字信号误差的电路中所使用的倍数确定装置。

例如，在活动图形通信中，活动图形被分成188个字节的活动图形专家图象编码组相位2(MPEG2)传输流包，并被存储在被传送的异步传输模式(ATM)包中。在接收这种ATM包的接收侧，要求每个ATM包的字长是188的倍数。为此，提供一种倍数传输装置。

第一现有技术倍数确定装置除了由选择器电路形成的运算电路、存储器电路和减法器电路以外，还包括用于移动被除数的移位电路和用于对被除数位长计数的下计数器。有关电路将在后面详细解释。

因此，在第一现有技术的倍数确定装置中，由于要求有移位寄存器和下计数器，所以增加了装置的硬件，也增加了制造成本。

由于连接到减法器电路的选择器电路是由减法器电路的借位信号操作的，所以不可能增加选择器电路运算速度，使得装置的运算速度不能增加。进一步讲，由于时钟信号的数量等于被除数的有效位长加1，则全部运算时间增加，也就降低了运算速度。

在第二现有技术的倍数确定装置(见JP-A-8-202534)中没有提供第一现有技术的倍数确定装置的移位电路和计数器，装置中的硬件减少了。有关电路也将在后面详细解释。

尽管，在第二现有技术的倍数确定装置中，由于时钟信号的数量明显增加了，所以全部运算时间明显增加，使得运算速度降低。

在第三现有技术的倍数确定装置中，提供了一个表，该表示出了在所有可能的被除数和表示是否是某个除数倍数的数据之间的关系，由此，明显地增加了运算速度。

尽管如此，在第三现有技术的倍数确定装置中，用于存诸这样一个表的存储器被明显扩大了。例如，如果每个被除数由n位构成，那么就需要容量为2ⁿ位的存储器。即如果n＝16，2¹⁶＝65000位。因此，增加了硬件。

本发明的目的是在不增加硬件的情况下增加倍数确定装置的运算速度。

根据本发明，在用于确定被除数是否是由D＝α·2^r表示的除数的倍数的倍数确定装置中，其中α是奇数和r是0，1，2，…，非零确定电路确定被除数除以2^r的余数是否为零。选择电路用除法的商替换第一数字。确定当余数为零时，运算电路确定α和第一数字之间的最大公共测度是否与α一致。因此，当最大公共测度与α一致时可以确定被除数是除数的倍数。

通过参照附图与现有技术比较的下述描述，本发明将会更加容易理解，其中：

图1的电路框图示出了第一现有技术的倍数确定电路装置；

图2的流程图示出了图1的控制电路的操作；

图3的电路框图示出了第二现有技术的倍数确定电路装置；

图4的流程图示出了图3的控制电路的操作；

图5的电路框图示出了本发明倍数确定装置第一的实施例；

图6的流程图示出了图5的控制电路的操作；

图7的电路框图示出了图5装置的改进；

图8的电路框图示出了本发明倍数确定装置第二的实施例；和

图9A和图9B的流程图示出了图8的控制电路的操作。

在叙述最佳实施例之前，将参照图1、2、3和4对现有技术的倍数确定装置进行解释。这里，“D”指除数，“Y”是被除数。

在示出了第一现有技术的倍数确定装置的图1中，标号101是指一个m位的选择器电路，该选择器电路根据开始信号ST在输入端IN₁选择“0”或在输入端IN₂选择信号S_e以便在输出端OUT产生m位的输出信号S_a。在这个例子中，如果ST＝“0”(高)，那么S_a＝“0”，而如果ST＝“0”(低)，那么S_a＝S_e。而且，m位存储器电路102与选择器电路101的输出端连接。存储器电路102与时钟信号CK同步存储输出信号S_a。而且，确定电路103与存储器电路102的输出端连接。确定电路103包括一个“或非”电路。因此，如果存储器电路102的输出信号S_b为“0”(m位)，则确定电路103产生一个倍数确定信号MX(＝“1”)。相反，如果存储器电路102的输出信号S_b不为“0”(m位)，则确定电路103产生一个倍数确定信号MX(＝“0”)。