[发明专利]半导体电路及其控制方法

说明书

本发明涉及半导体电路及其控制方法，特别是其中延长DRAM的刷新操作之间间隔的半导体电路及其控制方法。

随着半导体集成化的发展，把处理器、存储器、或其它电路集成到一个芯片上已成为可能。另外，随着能够将诸如处理器和DRAM(动态RAM)之类的逻辑电路组合在一个芯片上的工艺技术的发展，在一个存储器上实现DRAM已成为可能。

DRAM的每个存储单元较小，并由电容制成。其超过SRAM(静态RAM)实施方案的优点在于可极大减小芯片面积。另一方面，它们带来这样一个缺点，作为数据存储在其上的电荷随着时间的推移而放电，因此会造成数据丢失。因此，需要进行操作以防止数据丢失。DRAM的存储单元通常排列在一个矩阵阵列中。用读出放大器检测，并又每次一行地读出存储在存储单元中的数据，再把读出的数据值写回原来的存储单元。这一系列操作被称为＂刷新＂。

刷新操作期间，DRAM不接受对其自身的任何存取。在允许从DRAM外部读/写的正常模式中，由DRAM外部的DRAM控制器执行刷新操作，但在由象备用电池供电时这样的睡眠模式中，由DRAM LSI内部的刷新控制器进行刷新操作。在睡眠模式中，不接受来自DRAM外部的任何读/写存取。

在此，当DRAM和逻辑电路组合在同一个LSI上时出现某些问题。

然而，组合的DRAM/逻辑LSI具有某些缺点，以致组合的DRAM/逻辑LSI的DRAM部分会遇到具有较短的数据保留时间。同一芯片上的逻辑部分消耗的热和噪声不利于单管DRAM的数据保留时间。当环境温度升高时，例如从25℃到70℃，DRAM的存储单元上存储的电荷的漏泄电流增加30倍，因此，需要以30倍的速率更频繁地执行刷新操作(见Ito在Baifukan上发表的＂VLSI存储器设计＂一文)。在使用常规DRAM的系统中，假设工作环境条件极差，以较短的间隔进行刷新操作。因此，在正常温度条件下，以更快的频率进行刷新操作。

DRAM的存储单元中的数据保留时间存在较大变化，并且极少的存储单元具有较短的数据保留时间(见Iwata等人在电子、信息和通信工程学院的技术报告ICD9 5-50中发表的＂用于超低保留电流DRAM的电路技术＂一文)。然而，对于所有行来说，刷新操作以相同的时间周期进行。这表明对许多行而言，都以比所需的更快的频率进行刷新操作，通常包括那些争对数据保留时间而言具有小实际容量的无存储单元。

另外，不管逻辑电路是否需要DRAM中保持的数据而刷新所有行。实际上，仅要求把所需的数据保持在存储器中，因此不用刷新不需要的数据。

这种过度的刷新造成能源浪费。

这些情况下，投入用于降低刷新操作频率的装置。作为降低常规DRAM的数据保留模式中能耗的技术，有以与温度对应的刷新周期时间进行自刷新的方法1(见日本专利公开No.6-215562)。另外，作为降低常规DRAM的正常模式中能耗的技术，有根据每个存储区中设立的标记进行控制电源，并决定是否应进行刷新操作的方法2(见日本公开No.5-324140,US专利No.5469559)。

然而，在上面的方法中，由于把正常模式中的刷新周期时间调节到DRAM中具有最短数据保留时间的存储单元，仍存在着正常模式中不能解决的能耗问题。另外，方法2不能克服数据保留时间中的变化。

更重要的是，组合的DRAM/逻辑LSI用宽的存储器带宽相连接系以实现对逻辑部分的处理性能的更大改进。在该LSI中，出现了刷新和由逻辑电路对DRAM的存取之间的冲突问题，从而延长了DRAM存取所需的时间，因而劣化了逻辑电路的处理性能。与实现能耗降低的问题相比，这是一个严重的问题。

本发明的第一目的是在半导体电路，或特别是在DRAM和逻辑电路组合的LSI中通过仅刷新存储所需数据的行来减少刷新操作的次数，从而实现降低能耗和防止因刷新和存取DRAM之间的冲突引起的存取时间增加造成的逻辑电路性能的劣化。

本发明的第二目的是根据数据的重要程度确定其上存储数据的行，以确保保存重要数据而不过度缩短刷新周期时间。

本发明的第三目的是根据温度以适当的周期时间执行刷新操作，以实现降低能耗和防止逻辑电路处理性能的劣化。

为实现本发明的第一目的，在组合DRAM/逻辑LSI的控制方法中，其特征在于包括步骤：先对数据进行组合再将其排列到DRAM的每一行上，从而减少存储数据所需的行的数量；和刷新其上已存储数据的每一行。