[发明专利]数据错误纠正装置

摘要

在用多个错误纠正码的装置中,通过有效使用纠正能力大的编码的并发位计算电路,增大纠正能力小的编码的并发位计算并行处理编码字数,实现纠错高速化。由伽罗瓦域的加法器、触发电路和伽罗瓦域的元的第1常数乘法器,构成16个并发位计算电路,计算8重错误纠正里德索洛蒙(RS)码的1编码字的并发位。部分并发位计算电路上附有伽罗瓦域的元的第2常数乘法器,及选择第1和第2常数乘法器的选择电路,构成能8并行处理1重错误纠正RS码的并发位计算电路。

主权项

1.一种数据错误纠正装置，包括：用于计算2t(t为大于1的整数)重以上的n(n为大于1的整数)重错误纠正BCH码的并发位的，求出伽罗瓦域的元的第1常数乘法器；把在该第1常数乘法器求得的数据与从输入端子来的输入数据相加的加法器；和分别具有用来自该加法器的相加数据，更新其保持数据的延迟器的2n个并发位计算电路，进行附加了2t重以上的n重错误纠正BCH码的数据错误纠正处理其特征是具有：在进行附加了t重错误纠正BCH码的数据的错误纠正处理时，为使该t重错误纠正BCH码的并发位计算的并行处理编码字数，成为上述2t重以上的n重错误纠正BCH码的并发位计算的处理编码字数的2倍以上，除上述2n个并发位计算电路中的纠正能力小的2t个以外的任意2t个以上的并发位计算电路具有：使用于计算上述t重错误纠正BCH码的并发位的，求出伽罗瓦域的元的第2常数乘法器，以及与上述加法器连接的、从上述第1常数乘法器转换到上述第2常数乘法器的选择器。