[发明专利]用多晶硅掩模和化学机械抛光制造不同栅介质厚度的工艺无效
| 申请号： | 00120190.5 | 申请日： | 2000-07-20 |
| 公开（公告）号： | CN1150609C | 公开（公告）日： | 2004-05-19 |
| 发明（设计）人： | 加里·B·布隆尔;杰弗里·P·甘比诺;卡尔·J·拉登斯 | 申请（专利权）人： | 国际商业机器公司 |
| 主分类号： | H01L21/70 | 分类号： | H01L21/70 |
| 代理公司： | 中国国际贸易促进委员会专利商标事务所 | 代理人： | 王永刚 |
| 地址： | 美国*** | 国省代码： | 美国;US |
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| 摘要： | 制作半导体器件的方法包含：制作具有存储器阵列区和逻辑器件区的衬底；在衬底上生长厚的栅介质；在存储器阵列区的厚的栅介质上制作包括第一多晶硅层的栅叠层；在逻辑器件区上的衬底上制作薄的栅介质；在逻辑器件区中制作栅叠层的第二多晶硅层以产生得到的结构，其中第二多晶硅层的厚度至少与存储器阵列区中的栅叠层一样厚；用化学机械抛光(CMP)整平此结构；以及对所述存储器阵列区和逻辑器件区中的栅叠层进行图形化。 | ||
| 搜索关键词： | 多晶 硅掩模 化学 机械抛光 制造 不同 介质 厚度 工艺 | ||
【主权项】：
1.一种制作半导体器件的方法，它包含：制作具有存储器阵列区和逻辑器件区的衬底；在所述衬底上生长厚的栅介质(102)；在存储器阵列区的厚的栅介质(102)上制作包括第一多晶硅层的栅叠层；剥离逻辑器件区中的厚的栅介质(102)；在所述逻辑器件区上的所述衬底上制作厚度小于所述厚的栅介质(102)的薄的栅介质(200)，其中存储器阵列区中的栅叠层的各个层，在制作薄的栅介质(200)的过程中保护厚的栅介质(102)；在所述薄的栅介质(200)上制作第二多晶硅层作为逻辑器件区中的栅叠层，其中第二多晶硅层的厚度至少与存储器阵列区中的栅叠层和厚的栅介质(102)的总厚度一样厚；用化学机械抛光整平此结构；以及对所述存储器阵列区和所述逻辑器件区中的栅叠层进行图形化。
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H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
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H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
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