[实用新型]多功能调制解调器

摘要

多功能调制解调器属于网络通讯设备。本实用新型由微处理器、FLASH存储器、RS—232串口控制中心、普通调制解调器、控制面板及指示灯构成。其优点是在不打开PC机的情况下,借助调制解调器的传真功能收发传真,利用语音功能录取或播放电话留言,并将数据存储在自身的存储器中,且可与PC交换数据,还可由PC机读取传真、设置参数及利用调制解调器上网,并可在异地通过电话及本实用新型自动获取存在存储器中的语音信息或传真文件。

主权项

1．一种由微处理器、存储器、控制中心、调制解调器、指示灯构成的多功能调制解调器，其特征在于控制面板及指示灯通过控制输出和控制输入线与微处理器连接，微处理器通过控制线、TXD、RXD、GND与RS-232串口控制中心连接，RS-232串口控制中心通过TXD、RXD、GND分别与普通调制解调器(MODEM)和PC机连接；微处理器还通过控制总线、数据总线、地址总线与FLASH存储器连接；其中：a．调制解调器的线路按如下方式连接：它由集成电路、电阻、电容、三极管、二极管、晶振、存储器、电感线圈、变压器、放大器、耦合器、稳压模块等器件构成，具体结构如下：数据泵U1是MCU微处理器，U1的NVMDATA(33)脚并接串行电擦除存储器U13的SDA(5)脚及电阻R46,R46的另一端连接串行电擦除存储器U13的VCC(8)脚和电容C45及电源VCC,C45的另一端并联连接U13的A0(1)脚、A1(2)脚、A2(3)脚、GND(4)脚后接地，U13的TEST(7)脚接地，U13的SCL(6)与U1的NVMCLK(39)脚连接，U1的TXD(34)、RXD(38)、DSR(13)、CTS(14)、RLSD(15)、RI(18)、DTR(25)、RTS(27)脚分别与接口芯片U12的接插座一一对应连接，RDL(20)脚与AL(26)脚并接电阻R2,R2的另一端连接电源VCC,U1的RES(1)脚连接微处理器U14的RES1(17)脚、RES2(36)脚，U1的XTL1(9)脚连接晶振Q1、再连接电容C53的一端，U1的XTL0(10)脚连接电阻R47、R47的另一端连接晶振Q1的另一端、再连接电容C54，电容C53、C54的另一端接地；U1的VDD(8)、(51)、NM1(2)、STPMODE(24)、DAA/CELL(50)脚并联连接后再并联连接电容C58、C61、C60的一端接电源VCC,C58、C61、C60的另一端并联接地；U1的D0～D7(41-48)脚分别与微处理器U14的D0～D7(88-95)脚、程序存储器U2的D0～D7(13-21)脚、数据存储器U3的D0～D7(13-21)脚对应连接；数据泵U1的A0～A17(54-69、73、77)脚、WRITE～DPIRQ(3、4、75、76、74、28)脚分别与微处理器U14的RS0～RS4(96、97、2、3、4)脚、CS、WRITE、READ(5、6、7)脚及IRQ(80)脚对应连接，再与程序存储器U2的A0～A17、WE、CE、OE(12、11、10、9、8、7、6、5、27、26、23、25、4、28、29、3、2、30、31、22、24)脚及数据存储器U3的A0～A16、WE、OE、CSI(12-5、27、26、23、25、4、28、3、31、2、29、24、22)脚对应连接；数据泵U1的VD3-3(11)脚与微处理器U14的XTCLK(64)脚、LAICLK(58)脚联接，还连接微处理器U14的AVDD(40)、VDD(63)、VDD(68)、VDD(85),40、63、68、85脚并联后再并联连接电容C52、C7、C47,C52、C7、C47的另一端并联连接GND(16)、GND(65)、GND(81)、GND(49)、GND(99)脚，C47的负极接地再接电阻R48、R48的另一端接地并接电容C57、C57的另一端接电源VCC和电感线圈L9,L9的另一端连接电容C56、C48和U14的AVAA(28)脚，C56、C48的负极并联连接AGND(25、39、48)脚；数据泵U1的CLKOUT(31)脚连接电阻R6,R6的另一端连接微处理器U14的CLKIN(86)脚，U1的WKRESOUT(79)脚连接微处理器U14的WKRES(9)脚，U1的DPRXD(37)脚连接微处理器U14的RXD(67)脚，U1的RIY1(70)脚连接电阻R27,R27的另一端连接电阻R28、三极管BG5的基极，BG5的发射极连接R28的另一端并接电源VCC,BG5的集电极连接二极管D3的负极和继电器J2的5脚，继电器J2的2脚与二极管D3的正极并联接地，继电器J2的3脚连接电容C18的正极和电桥B3的输入端，电容C18的负极连接电容C59的负极，C59的正极并接电容C79和变压器T1的2端，电容C79的另一端连接电阻R19,R19的另一端连接继电器J2的1脚和继电器J3的6脚，电桥B3的正极并联稳压二极管Z3的负极、三极管BG4的集电极、三极管BG3的集电极、电阻R58，稳压二极管Z3的正极与电桥B3的负极连接，三极管BG4的发射极连接电阻R26,R26的另一端连接电桥B3的负极，三极管BG3的发射极与BG4的基极连接，BG3的基极并接电阻R24、R25、电容C20的正极，电阻R25的另一端与电容C20的负极一齐连接电桥B3的负极，变压器T1的4端与电桥B3的另一输入端和电阻RV1、R13、继电器J3的3脚连接，变压器T1的1端连接电容C19、稳压二极管Z1的负极和电阻R21、R20，电阻R21的一端连接另一电阻R22,R20的另一端与微处理器U14的TXA1(30)脚连接，电阻R21与电阻R22连接后接微处理器U14的RIN(35)脚，R22的另一端与稳压二极管Z2的负极，电容C19的另一端、变压器T1的3端一齐接微处理器U14的TXA2(31)脚，Z1的正极与Z2的正极连接；电阻RV1的另一端与继电器J3的6脚连接再与电阻R11连接，R11的另一端连接电容C16和电感线圈L4，线圈L4的另一端与电话线插座JP2的2线连接，R11与L4还连接电容C16,C16的另一端连接电容C17并接地，C17的另一端接电阻R13及电感线圈L5,L5的另一端接电话线插座JP2的3线，电阻R13的另一端与RV1连接后接到继电器J3的3脚；数据泵U1的RLY2(71)脚连接电阻R15,R15的另一端连接三极管BG2的基极和电阻R16,R16的另一端与BG2的发射极连接并与电源VCC连接，BG2的集电极连接二极管D2的负极和继电器J3的1脚，D2的正极接地，J3的8脚接地；数据泵U1的RINGD(32)脚连接光电耦合器U7的发射极，U7的集电极接电源VCC,U7的发光二极管的负极连接二极管D4的正极及稳压二极管Z4的正极，U7发光管的正极连接二极管D4的负极和稳压二极管Z5的正极，Z5的负极连接电容C23,C23的另一端连接继电器J3的2脚和电容C24、电感线L7,L7的另一端连接电话线插座JP3的3线，插座JP3的2线连接电感线圈L6,L6的另一端连接光电耦合器U6及电容C22，电容C22、C24连接后接地，光电耦合器U6的1脚连接电容C21，电阻R32及继电器J3的7脚，C21另一端连接电容C22,R32的另一端连接稳压二极管Z4的负极，光电耦合器U6的5脚接电源VCC,4脚连接电阻R33和数据泵U1的LCS(30)脚，R33另一端接地；继电器J3的4脚并联连接电容C27、电阻R40、运算放大器U8A的1脚，C27的另一端与R40的另一端连接后接电阻R39,R39的另一端连接放大器U8A的2脚，U8A的8脚接电源并接电容C28,C28的另一端接地，U8A的3脚接地，4脚接电源并接电容C29,C29另一端接地，U8A的2脚还连接电阻R41,R41的另一端连接电阻R38,R38的另一端并联电阻R37、电容C25，电容C25的另一端连接电容C26,C26的另一端连接继电器J3的5脚和电源稳压模块U5的ADJ(4)脚及电阻R29,R29的另一端连接模块U5的OUT(6)脚，模块的1脚接电源，电阻R37的另一端连接电阻R36,R36的另一端连接微处理器U14的VC(33)脚，电阻R36与R37的连接线与微处理器U14的TELIN(26)脚连接，电阻R38、R41的连接线与微处理器U14的TELOUT(27)脚连接；微处理器U14的VREF(32)脚并联电容C37、C49,C37的另一端、C49的负极并联连接电容C44、C50及VC(33)脚，C44的另一端及C50的负极接地，U14的PLLVDD(98)脚连接数据泵U1的VD3.3(11)脚并连接电容C51,C51的负极连接PLLGND(100)脚并接地；U14的MCNTRLSIN(41)、MSCLK(44)、MSTROBE(46)、MRXOUT(45)、MTXSIN(43)、MCLKIN(42)脚分别与SRIIO(62)、LAICLK(24)、SAICLK(23)、SR41N(20)、SR4OUT(18)脚一一对应并联，SR21(60)、SR2CLK(10)、SA2CLK(59)、SR3IN(21)、SR3OUT(19)、CLKOUT(22)脚分别与VCNTRLSIN(55)、VSCLK(52)、VSTROBE(50)、VRXOUT(51)、VTXSIN(53)、VCLKIN(54)脚一一对应并联；程序存储器U2的VCC(32)脚与电源VCC连接并接电容C1,C1的另一端连接U2的GND(16)脚并接地，数据存储器U3的VCC(32)脚、CS2(30)并联后连接电容C2、电源VCC、电容C3,C2的另一端、C3的负极与U3的GND(16)脚并联接地；U3的CSI(22)脚连接电阻R1,R1的另一端连接电源VCC；b．控制中心的线路如下：它是由或非门及缓冲器、电阻等构成；缓冲器U16A的1脚与缓冲器U16B的4脚连接，此连线又与微处理器U21的P3(4)脚连接；U16A的3脚与U17A的3脚的连接；U16B的5脚与U17B的5脚的连接，分别连接到微处理器U21的RXD(10)、TXD(11)脚并连接PC端的～TXD～RXD脚；缓冲器U16A的2脚与缓冲器U16D的12脚的连接线、缓冲器U16B的6脚与缓冲器U16C的8脚的连接线分别连接到微处理器U21的TXD(11)、RXD(10)脚；缓冲器U16C的10脚与U16D的13脚连接到U21的P1(2)脚，缓冲器U17A的2脚与U16C的9脚，电阻R10并联接到MODEM端的RXD插脚；U16D的11脚与U17B的6脚、电阻R14并联接到MODEM端的～TXD；电阻R10、R14的另一端并联接电源VCC；缓冲器U17B的4脚与U17A的1脚的连线连接缓冲器U18A1脚、U18B4脚及U18C10脚再与或非门U19A的2、3脚及缓冲器U17C的10脚并联连接到微处理器U21的INT1(13)脚后与KEY插脚连接；U18A的2脚、3脚分别与MODEM端、PC端的DSR插脚连接；U18B的5脚、6脚、缓冲器U18D的11脚分别与MODEM端、PC端的RTS脚连接；缓冲器U18C的8脚、9脚、U18D的12脚分别与MODEM端、PC端的CTS插脚连接；U18D的13脚连接缓冲器U17D13脚及或非门U19A的1脚；U17C的8、9脚、U17D的11脚分别连接MODEM端、PC端的DTR插脚；U17D的12脚连接微处理器U21的P2(3)脚；c．微处理器的线路如下：它是集成电路U21和电容C63、C64晶振Q2、电阻R34等构成，集成电路U21的AD0～AD7(39-32)脚与地址线1U10的D0～D7的(3、4、7、8、13、14、17、18)脚对应连接；U21的A8～A14(21-27)脚与存储器U20的A8～A14(43、52、53、54、2、3、4)脚对应连接；U21的P0(1)脚通过电阻R42、三极管BG6、电阻R43与指示灯LED1连接；U21的P1、P2、P3(2、3、4)脚分别与串口控制中心的CTRL-MODEM、RTS-OUT、CTRL-PC连线连接，U21的P4～P7(5-8)脚分别与SW1、SW2、SW3、SW4一一对应连接；U21的ALE(30)脚连接地址线1U10的LE(11)脚；微处理器U21的T0(14)脚通过R35、三极管BG1、电阻R44与指示灯LED2连接；U21的T1(15)脚与SW5连接；U21的RD(17)脚与存储器U20的OE(21)脚连接；U21的WR(16)脚与地址线2中的或非门U19D的11脚及存储器U20的WE(22)脚连接；U21的EA(31)脚与电源VCC连接，RST(9)脚并联电阻R5、电容C77,R5的另一端接地，电容C77的另一端接电源VCC,U21的XTAL1(19)脚、XTAL2(18)脚分别连接晶振Q2的两端，再各串接电容C63、C64,C63、C64的另一端接地；d．地址线的线路如下：地址总线1由集成电路U10构成，其Q0～Q7脚分别与存储器U20的A0～A7对应连接，D0～D7脚与微处理器U21的AD0～AD7对应连接，LE(11)脚与U21的ALE(30)脚连接，OE(1)脚接地。地址线2U15中的Q0～Q6脚分别与存储器U20中的A15～A21对应连接，其D0～D7脚分别与存储器U20的D0～D7脚对应连接，U15的OE(1)脚接地，LE(11)脚连接或非门U19D的13脚，U19D的11脚与存储器U20的WE(22)脚连接，U19D的12脚与U20的CE2(NC)(34)脚连接；e．存储器的线路如下：它由集成电路U20及电阻R3、电容C78、电阻R7构成，集成电路U20的D0～D7(38、40、33、31、27、25、16、18)脚与地址总线1、地址总线2的D0～D7(3、4、7、8、13、14、17、18)脚连接，并连接微处理器U21的AD0～AD7(39～32)脚，存储器的NC(WP)(23)脚并接电源VCC及电阻R3；R3的另一端与存储器的RP(55)脚、电容C78连接，C78的另一端与BYTE(36)、CE1(7)脚接地；存储器的STS(20)脚经电阻R7接地；存储器的第42、28、14脚并联接电源VCC，第56脚亦连接电源VCC；存储器的第44、29、15脚并联接地，集成电路U20的A0～A21(37、51、50、49、48、47、46、45、43、52、53、54、2、3、4、5、13、12、11、10、9、8)分别与微处理器U21的A8～A14(21～28)脚，地址总线1、地址总线2的Q0～Q7(2、5、6、9、12、15、16、19)脚一一对应连接。