[发明专利]分组加密芯片及其数据的高速加解密方法无效
| 申请号： | 01107461.2 | 申请日： | 2001-01-18 |
| 公开（公告）号： | CN1366245A | 公开（公告）日： | 2002-08-28 |
| 发明（设计）人： | 陈刚 | 申请（专利权）人： | 深圳市中兴集成电路设计有限责任公司 |
| 主分类号： | G06F13/00 | 分类号： | G06F13/00 |
| 代理公司： | 深圳睿智专利事务所 | 代理人： | 王志明 |
| 地址： | 518058 广东省深圳*** | 国省代码： | 广东;44 |
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| 摘要： | 本发明公开一种分组加密芯片及其数据的高速加解密方法,分组加密芯片10包括接口输入输出逻辑101、双口RAM102、内部数据输入输出逻辑103、加密算法模块104、接口控制模块105和内部寄存器组106控制模块105分别与内部数据输入输出逻辑103、加密算法模块104、内部寄存器组106和DMA控制器11双向连接,信号在两个方向流动;控制模块105的信号输入端与接口输入输出逻辑101的信号输出端连接。所述加密芯片的工作和外部数据的打入可基本同时进行,可充分利用DMAburst读写方式数据流的高速性,提高芯片加解密数据的速度。 | ||
| 搜索关键词： | 分组 加密 芯片 及其 数据 高速 解密 方法 | ||
【主权项】：
1、一种分组加密芯片(10)，包括：接口输入输出逻辑(101)，用于连接PCI接口(13)及其DMA控制器(11)，完成数据总线与芯片(10)之间的数据传递；双口RAM(102)，用于储存来自数据总线的原文数据以及经过加密运算的加密数据；内部数据输入输出逻辑(103)，用于从双口RAM(102)中读出原文数据以及把加密后的密文数据写入双口RAM(102)；加密算法模块(104)，用于对原文数据进行加密运算；接口控制模块(105)，用于完成对数据流的控制；内部寄存器组(106)，用于定义芯片(10)的工作模式以及与DMA操作有关的参数，保存加密算法的有关参数，并以只读方式保存加密算法的秘钥；其特征在于：双口RAM(102)分别与接口输入输出逻辑(101)和内部数据输入输出逻辑(103)双向连接，控制模块(105)分别与内部数据输入输出逻辑(103)、加密算法模块(104)、内部寄存器组(106)和DMA控制器(11)双向连接，内部数据输入输出逻辑(103)与加密算法模块(104)、内部寄存器组(106)与CPU(12)之间为双向连接，信号在两个方向流动；控制模块(105)的信号输入端与接口输入输出逻辑(101)的信号输出端连接。
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