[发明专利]实现并行滑动窗最大后验概率算法的高速Turbo码译码器

摘要

本发明将软输入软输出(SISO)译码运算和多滑动窗双重并行，既可以大大减少单位比特平均译码处理时间，即大幅度提高Turbo译码器的实时处理能力，又可以适当地控制内存需求量在一个期望的数量级内，使之不随编码分组长度增加而不断膨胀。所谓双重并行，就是一方面以编码器最大状态数为单位并行完成分支度量计算、前/后向状态度量计算、比特对数似然比计算等译码处理并用流水线(pipe-line)方式实现；另一方而，采用两个或两个以上滑动窗并行展开并行log-MAP运算，这样，可以通过调节滑动窗数量，求得译码处理速度和内存需求量的某种平衡，便于采用某些单片可编程逻辑器件(比如FPGA或CPLD)实现高速Turbo译码。

主权项

1.实现并行滑动窗最大后验概率算法的高速Turbo码译码器，其特征在于：由算法实现单元和片内RAM单元组成，其中算法实现单元包括译码输入/输出数据缓存读写控制、路径度量累加并行计算、状态度量并行计算和比特LLR并行计算模块；片内RAM单元包括L、D、P、Q数据缓存DPRAM阵列、交织表存储器和后向状态度量存储器，其中各部分连接关系的数据流向步骤如下：译码输入/输出数据缓存读写控制模块接受软信息Din，并存入数据缓存DPRAM阵列，译码输入/输出数据缓存读写控制模块中的分支度量并行计算模块同时计算两个或两个以上滑动窗覆盖信息位所对应的分支度量值并输出给路径度量累加计算模块，该模块计算前向状态路径后输出给状态度量并行计算模块做后向递推计算并输出给后向状态度量存储器，同时状态度量并行计算模块计算前向状态度量，上述路径度量累加并行计算模块同时输出给LLR并行计算模块计算比特对数似然比，这样经若干次迭代处理后，数据经译码输入/输出数据缓存读写控制模块输出，即硬判决译码输出，其间如果需要进入交织子译码器译码，则从交织表存储器单元读取交织地址。