[发明专利]锁相环电路

摘要

提供一种能够使电压控制振荡器输出不发生失真的分数分频的PLL电路。包括分频电路、相位调整电路、电荷泵、和环路滤波器。设相位调整电路的定时差的分割值为MF/MD,对每个分频时钟以MF为单位累加,在其计算结果超过上述MD的情况下,上述累加结果除以上述MD所得的余数作为累加结果,将可变分频电路的分频比设定为N+1,根据累加运算结果,将设定相位调整电路中定时差的分割值的控制信号输出到上述相位调整电路中。将上述电压控制振荡器的输出以分频比N+MF/MD来分频的时钟被输入到相位比较电路中。

主权项

1.一种锁相环电路，其特征在于包括：从一输入端输入基准时钟的相位比较电路，生成与上述相位比较电路输出的相位差相对应的电压的电荷泵，将与上述相位差相对应的电压平滑化的环路滤波器，将上述环路滤波器的输出电压作为控制电压进行输入、并输出以该控制电压来规定的振荡频率的时钟的电压控制振荡器，对上述电压控制振荡器的输出时钟进行整数分频的分频电路，相位调整电路，其输入由上述分频电路进行整数分频的相位不同的两个分频时钟，并输出以预定的内分比对上述两个分频时钟的定时差进行分割的时间所规定的延迟时间的输出信号，上述内分比为可变的，控制装置，在上述每个整数分频期间对上述相位调整电路中的上述定时差进行分割的内分比加以改变进行设定。将上述相位调整电路输出的分频时钟输入到上述相位比较电路另一输入端上，与上述基准时钟进行相位差比较。