[发明专利]半导体存储器阵列的自对准方法和由此制造的存储器阵列

摘要

本发明涉及一种自对准方法,用于在一个半导体衬底中形成浮栅存储单元的半导体存储器阵列,该半导体存储器阵列具有在衬底上的多个间隔开的隔离区和有源区,它们在列方向上大致相互平行,本发明还涉及由此方法而形成的半导体存储器阵列。浮栅是在每个有源区中形成的。在行方向上,沟槽是以包括内缩或不同宽度的方式来形成的。沟槽中填充导电材料来形成导电材料塞块,这些导电材料塞块构成源区,源区有邻近浮栅设置并与其绝缘的第一部分和在浮栅上面设置并与其绝缘的第二部分。

主权项

1.一种自对准方法，用于在一个半导体衬底中形成浮栅存储单元的半导体存储器阵列，每个存储单元具有一个浮栅、第一端子、第二端子和一个控制栅，第一和第二端子之间具有一个沟道区，该方法包括如下步骤：a)在衬底上形成多个有间隔的隔离区，它们大致相互平行并在第一方向上延伸，在每对邻近隔离区之间有一个有源区，每个有源区包括在半导体衬底上的第一绝缘材料层和在第一绝缘材料层上的第一导电材料层；b)跨越有源区和隔离区形成多个有间隔的第一沟槽，这些沟槽是大致相互平行的并在与第一方向大致垂直的第二方向上延伸，每个第一沟槽具有在其中形成内缩的侧壁；c)用一种导电材料填充每个第一沟槽来形成第一导电材料塞块，其中，对于在每个有源区中的每个第一塞块：第一塞块包括下部，它在第一沟槽侧壁内缩的下面形成，邻近第一导电材料层并与之绝缘，并且第一塞块包括上部，它在第一沟槽侧壁内缩的上面形成，邻近第一导电材料层并与之绝缘；d)在衬底中形成多个第一端子，其中在每个有源区中，每个第一端子与第一导电材料塞块之一邻近并电连接；以及e)在衬底中形成多个第二端子，其中在每个有源区中，每个第二端子是与第一端子是间隔开的。