[发明专利]检测单元、用于再现信息载体的装置以及检测方法无效
| 申请号： | 01804210.4 | 申请日： | 2001-11-19 |
| 公开（公告）号： | CN1397072A | 公开（公告）日： | 2003-02-12 |
| 发明（设计）人： | C·波兹迪斯 | 申请（专利权）人： | 皇家菲利浦电子有限公司 |
| 主分类号： | G11B20/10 | 分类号： | G11B20/10 |
| 代理公司： | 中国专利代理(香港)有限公司 | 代理人： | 栾本生,张志醒 |
| 地址： | 荷兰艾*** | 国省代码： | 暂无信息 |
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| 摘要： | 用于从代表游程长度有限序列(ak)的模拟信号(Sread)中恢复二进制序列(bk)的检测单元，包括一个用于从模拟信号(Sread)生成初始二进制信号的初始检测模块(34)和一个用于从初始二进制信号生成校正二进制信号(bk)的校正模块。 | ||
| 搜索关键词： | 检测 单元 用于 再现 信息 载体 装置 以及 方法 | ||
【主权项】：
1.用于从代表游程长度有限序列(ak)的模拟信号(Sread)中恢复二进制序列(bk)的一种检测单元，包括一个用于从模拟信号(Sread)生成初始二进制信号的初始检测模块(34)和一个用于从初始二进制信号生成校正二进制信号(bk)的校正模块，该校正模块包含：有一连串延迟元件的延迟线(36，38)，与初始检测模块(34)相连；用于存储一个或多个第一二进制模式和每个第一二进制模式的一个或多个第二二进制模式的存储装置(40，42)；与延迟线(36)和存储装置(40)相连的比较器(44)，用于输出指示初始二进制信号(Sb1)中出现的位序列是否与某第一二进制模式相同的检测信号(Sdet)；与存储装置(40，42)和输入端(30)相连的评估器(46)，用于计算指示二进制模式对应于模拟信号所代表的游程长度有限序列的可能性的评估值(Eval)；用于从该第一二进制模式和所述第一二进制模式的一个或多个第二二进制模式中选择具有最大可能性的二进制模式的选择器(50)；校正器(50)，如果所述选择的二进制模式不是该第一二进制模式，则校正器校正延迟线(38)中的位序列，使它对应于所选择的二进制模式；与延迟线(38)相连的输出端(52)。
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