[发明专利]数字存储电路

摘要

本发明为一种具有存储矩阵[50]的数字电路装置，该存储矩阵包括M个常规行和N个常规列，以及P

主权项

1.一种数字电路装置，具有一个信息存储器，其单元构成了一个存储矩阵[50]，该矩阵包括M个常规行[ZM(1)-ZM(M)]和N个常规列[SN(1)-SN(N)]，并还包括P个附加行[ZP(1)-ZP(P)]和Q个附加列[SQ(1)-SQ(Q)]，其中P＜M且Q＜N；该装置还具有一个寻址装置，包括地址解码装置[41，42]和具有地址连接触点[11，12]用于外部施加行和列地址位[Z(1)-Z(Z)，S(1)-S(S)]的输入电路[11-36]，以及一个用于将被施加的地址位传送到解码装置输入的装置[31-36]，其特征在于，地址连接触点[11，12]的数目等于和Z+S，其中Z是寻址M个元所需的位的数目，S是寻址N个元所需的位的数目；其特征还在于，数字P和Q的选择应当使寻址P个元所需的位的数目为K≤(Z-2)，寻址Q个元所需的位的数目为L≤(S-2)；其特征还在于，输入电路[11-36]额外包括一个控制位连接触点[13]，用于外部施加第一控制位[C1]，并具有一个转换装置[31-34]，用于接收该第一控制位，并且，两个另外控制位依次应用于地址连接触点[11，12]的两个专用实例[AZ(Z)，AS(S)]，—当且仅当第一控制位具有特定的第一二进制值数值(“0”)，用来设置第一操作状态，其中所述解码装置[41，42]将所有地址连接触点[11，12]的位用于对存储矩阵[50]中的M个选定行和N个选定列的寻址，以及—否则，取决于所述两个另外控制位的数值组合，设置第二、第三或第四操作状态，其中，所述解码装置[41，42]利用来自并非这些控制位专用的那些地址连接触点的位来寻址M个选定行和剩余Q个列，或剩余P个行和N个选定列，或剩余P个行和剩余Q个列。