[发明专利]32位加法器电路结构无效
| 申请号： | 02100380.7 | 申请日： | 2002-01-17 |
| 公开（公告）号： | CN1164988C | 公开（公告）日： | 2004-09-01 |
| 发明（设计）人： | 吉利久;贾嵩;王迎春;刘凌;兰景宏;张钢刚;傅一玲 | 申请（专利权）人： | 北京大学 |
| 主分类号： | G06F7/00 | 分类号： | G06F7/00 |
| 代理公司： | 北京君尚知识产权代理事务所 | 代理人： | 余长江 |
| 地址： | 100871*** | 国省代码： | 北京;11 |
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| 摘要： | 本发明涉及一种32位加法器电路结构。该电路在分组之间利用进位跳跃算法，分组内部采用ELM树形加法结构，采用新的进位结合结构将初始进位嵌入到进位链中，使得组内的进位传递实现并行，其关键路径延迟与组内的位数呈对数关系。该电路结构实现了速度快、面积小的加法器，具有连线简单、易于集成的优点，可以有效地实现32位和16位二进制加法运算。 | ||
| 搜索关键词： | 32 加法器 电路 结构 | ||
【主权项】：
1.一种32位加法器电路结构，将加法运算分模块进行，模块内进行加法计算并产生输出进位，模块间跳跃传递进位，其特征在于：该加法器电路包括5个模块，从低位到高位分别是U8*，U7a，U7b，U6和U4，分别完成8位，7位，7位，6位和4位加法运算；每模块均由若干个S算子，E算子，P算子和G算子组成，都采用ELM树形加法器结构；U8*模块的进位输出信号直接传递到U7a，连同U7a的进位输出信号通过多路选择器Ma后作为第15位的进位输出；U7b的输出和第15位的进位经过多路选择器Mb输出后作为第22位的进位；U6模块的输出和第22位的进位经过多路选择器Mc输出后作为第28位的进位信号；U4模块产生第32位的进位信号。
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