[发明专利]采用流水线方式的基带成形滤波器的实现装置无效
| 申请号： | 02100426.9 | 申请日： | 2002-01-30 |
| 公开（公告）号： | CN1152589C | 公开（公告）日： | 2004-06-02 |
| 发明（设计）人： | 邱玲;朱宇;卫国;朱近康 | 申请（专利权）人： | 信息产业部电信传输研究所;中国科学技术大学 |
| 主分类号： | H04Q7/30 | 分类号： | H04Q7/30;H03H17/00 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 北京市月坛*** | 国省代码： | 北京;11 |
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| 摘要： | 本发明装置在现有的基带成形滤波器设计的基础上，提出了一种基于流水线方式的基带成形滤波器设计的思想和装置。其特征在于通过对整个滤波器各处理环节的流水线划分以及对关键处理环节(特别是在乘法器实现上)的流水线技术的运用，提高了系统的工作时钟，增加了系统的数据流量。采用基于流水线方式的基带成形滤波器，可以支持较长的输入字长和滤波系数字长，适用于基站下行信号的基带成形滤波。 | ||
| 搜索关键词： | 采用 流水线 方式 基带 成形 滤波器 实现 装置 | ||
【主权项】：
1.采用流水线方式的基带成形滤波器的实现装置，其特征在于：采用从上至下的6层结构，第一层是输入数据的15个移位寄存(101至115)，用chipx16_clk作为移位寄存器的时钟，用信号(116)作为使能信号，这样使移位寄存器数据的推进速率是码片时钟；第二层，采用8个选通模块(201到208)，用4倍码片时钟信号(209)作为选通信号对来自第一层的信号(117至132)进行选通，依次将(117)到(132)的前一半和后一半的数据送入到下一级；第三层采用8个数据选通模块(301至308)用8倍码片时钟信号(309)作为数据选通模块选通时钟，进行I，Q复用；第四层是系数选择和乘法运算部分，采用8个乘法器将3比特的计数器的输出信号，输入到乘法器一个输入端，乘法器的另外一个输入来自第三层的I，Q的时分输出；第五层是加法器部分，采用7个加法器，将8个乘法器的输出值用3级流水线结构进行相加；第六层是滤波数据输出部分，包括一个累加器，它将滤波器的前半部分和后半部分的累加结果进行相加，另外还有一个采样器(601)，它将I，Q数据分离，并且在时间上将两路数据(602)和(603)对齐。
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