[发明专利]实现帕斯卡三角形数值运算的装置无效
| 申请号： | 02112603.8 | 申请日： | 2002-01-29 |
| 公开（公告）号： | CN1148878C | 公开（公告）日： | 2004-05-05 |
| 发明（设计）人： | 张嗣忠;时龙兴;陆生礼;胡晨;吴自信 | 申请（专利权）人： | 东南大学 |
| 主分类号： | H03L7/16 | 分类号： | H03L7/16;H03L7/18 |
| 代理公司： | 南京经纬专利商标代理有限公司 | 代理人： | 沈廉 |
| 地址： | 21009*** | 国省代码： | 江苏;32 |
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| 摘要： | 实现帕斯卡三角形数值运算的装置是一种实现N-数字小数分频输出的相位补偿和减小相位抖动的帕斯卡三角形数值运算电路。该装置由多级累加器相串联组成，其中每一级累加器由延时器、补码器、全加器所组成，延时器的输入端接前一级累加器的输出端，延时器的输出端接全加器的输入端，全加器的输入端还分别与补码器、前一级累加器的输出端、本级的信号输入端相接；延时器由D触发器构成，补码器由或门和异或门构成，全加器由全加器电路构成，延时器的输入端即D触发器的输入端接前一级全加器电路的输出端，D触发器的输出端与本级全加器电路的输入端和本级补码器的或门、异或门的输入端相接。 | ||
| 搜索关键词： | 实现 帕斯卡 三角形 数值 运算 装置 | ||
【主权项】：
1、一种实现帕斯卡三角形数值运算的装置，其特征在于该装置由多级累加器相串联组成，前端多级累加器的溢出为快速帕斯卡三角形数值运算装置输入端的输入，其中每一级累加器由延时器(A)、补码器(B)、全加器(C)所组成，延时器(A)的输入端接前一级累加器的输出端，延时器(A)的输出端接全加器(C)的输入端，全加器(C)的输入端还分别与补码器(B)、前一级累加器的输出端、本级的信号输入端相接，其全加器(C)的输出端通过末端辅助电路输出运算的数值。
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