[发明专利]可以对复合操作数进行压缩操作的微处理器无效
| 申请号： | 02126161.X | 申请日： | 1995-12-01 |
| 公开（公告）号： | CN1492315A | 公开（公告）日： | 2004-04-28 |
| 发明（设计）人： | A·皮莱格;Y·雅列;M·米陶尔;L·M·门纳梅尔;B·艾坦 | 申请（专利权）人： | 英特尔公司 |
| 主分类号： | G06F7/14 | 分类号： | G06F7/14;G06F9/30;G06F9/40 |
| 代理公司： | 中国专利代理(香港)有限公司 | 代理人： | 梁永 |
| 地址： | 美国加利*** | 国省代码： | 美国;US |
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| 摘要： | 一个处理器包括用于存储第一压缩数据的第一寄存器(209)，解码器(202)和功能单元(203)。解码器有一个控制信号输入(207)，用以接收第一控制信号和第二控制信号。第一控制信号用以指示压缩操作，而第二控制信号用以指示拆开操作。功能单元连接到解码器(202)和寄存器(209)上。功能单元除执行移动操作外还使用第一压缩数据执行压缩操作和拆开操作。 | ||
| 搜索关键词： | 可以 复合 作数 进行 压缩 操作 微处理器 | ||
【主权项】：
1.一种方法，包括：接收第一指令，所述第一指令包括一个操作码字段，一个第一字段表示具有第一组多个数据元的第一操作数，所述第一数据元包括第一操作数第一数据元和第一操作数第二数据元，一个第二字段表示具有第二组多个数据元的第二操作数，所述第二数据元包括第二操作数第一数据元和第二操作数第二数据元，每个第一操作数第一数据元、第一操作数第二数据元、第二操作数第一数据元和第二操作数第二数据元的长度是N/2比特；响应于所述第一指令存储长度为N比特的第一结果数据元，所述第一结果数据元包括第一操作数第一数据元和第二操作数第一数据元。
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