[发明专利]非易失性半导体存储装置

摘要

非易失性半导体存储装置包括将具有第1、第2MONOS存储单元的存储单元多行多列配置构成的存储单元阵列区域。控制门驱动部具有多个控制门驱动器。多个主比特线的每一个与多个子比特线的每一个的共同连接部位上设置多个选择开关元件。子比特线在一方的端部具有凸出部。凸出部在存储单元群所设置的区域中具有比子比特线的宽度更宽的区域。

主权项

1.一种非易失性半导体存储装置，其特征是包括：将具有由1个字节门和第1、第2控制门控制的第1、第2非易失性存储元件的存储单元，在相交叉的第1以及第2方向上分别多个排列的存储单元阵列区域、和驱动所述存储单元阵列区域内的所述多个存储单元的各个所述第1、第2控制门的控制门驱动部，所述存储单元阵列区域具有在所述第2方向上分割的多个区段，所述控制门驱动部具有分别与所述多个区段的每一个对应的多个控制门驱动器、所述多个区段的每一个具有在所述第1方向上分割的各区域内分别所包括的多个存储单元群的多个块区域，在所述多个块区域的每一个中设置与所述多个存储单元群分别连接的在所述第1方向延伸的多个子比特线，设置有横跨所述多个块区域分别在所述第1方向延伸形成的、所述多个块区域内的所述多个子比特线的每一个都共同连接的多个主比特线，所述多个主比特线的每一个和所述多个子比特线的每一个的共同连接部位上设置分别选择连接/非连接的多个选择开关元件，在所述多个子比特线的每一个的两侧、设置在所述第2方向上连接在相邻2个存储单元上的第1控制门以及第2控制门。设置在所述多个子比特线的每一个的两侧的第1以及第2控制门在相互端部之间具有分别连接的2个连接部。所述多个子比特线的每一个在一方端部，具有在所述第2方向比相邻子比特线的端部朝所述第1方向向外凸出的凸出部，所述凸出部在所述多个存储单元群所设置的区域中具有比所述子比特线的宽度更宽的区域。