[发明专利]集成电路测试的压缩测试计划生成、测试序列生成和测试无效
| 申请号： | 02129900.5 | 申请日： | 2002-08-16 |
| 公开（公告）号： | CN1420428A | 公开（公告）日： | 2003-05-28 |
| 发明（设计）人： | 细川利典;伊達博;村岡道明 | 申请（专利权）人： | 株式会社半导体理工学研究中心 |
| 主分类号： | G06F7/00 | 分类号： | G06F7/00 |
| 代理公司： | 北京市中咨律师事务所 | 代理人： | 李峥,段承恩 |
| 地址： | 日本神*** | 国省代码： | 暂无信息 |
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| 摘要： | 在强可测DFT方法中，减少了测试序列的长度，从而减少了为测试而增加的电路的数量。以可以被压缩的形式并行排定测试计划的时间，并且进行压缩运算以生成压缩测试计划，其中对于每个构成数据路径的电路元件生成一个测试计划。通过向压缩测试计划中插入每个电路元件需要的测试模式来生成测试序列。 | ||
| 搜索关键词： | 集成电路 测试 压缩 计划 生成 序列 | ||
【主权项】：
1.一种生成用于测试集成电路的压缩测试计划的方法，包括以下步骤：生成多个测试计划，其中RTL数据路径电路包含的多个电路元件中的每一个电路元件对应一个测试计划；以及压缩生成的所述多个测试计划，从而生成压缩测试计划。
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