[发明专利]PLL电路

摘要

获得一种改善到能忽视相位误差程度的PLL电路。VDL1I及1R使输入时钟ICLK及反馈时钟RCLK延迟，将延迟输入时钟DICLK及延迟反馈时钟DRCLK供给PLL部10。PLL部10接收延迟输入时钟DICLK及延迟反馈时钟DRCLK，输出PLL输出信号OUTP。该PLL输出信号OUTP通过外部电路，最后作为反馈时钟RCLK反馈。PD3检测输入时钟ICLK、反馈时钟RCLK的相位差，输出相位比较信号SPD。控制逻辑电路2根据相位比较信号SPD，判断反馈时钟RCLK相对于入时钟ICLK的相位超前情况，控制VDL1R的延迟时间DT，以便输入时钟ICLK和反馈时钟RCLK的相位误差为零。

主权项

1.一种PLL电路，其特征在于：备有使基准时钟延迟第一延迟时间，获得延迟基准时钟的第一延迟装置；使反馈时钟延迟第二延迟时间，获得延迟反馈时钟的第二延迟装置；以及接收上述延迟基准时钟和上述延迟反馈时钟，使两者的相位同步地输出PLL输出信号的PLL部，与上述PLL输出相关联的信号作为上述反馈时钟反馈，为了根据上述基准时钟及上述反馈时钟，减少上述基准时钟、上述反馈时钟之间的相位差，还备有使上述第一及第二延迟时间中至少一者发生变化的进行延迟装置控制处理的相位差减少延迟控制装置。