[发明专利]形成多层低介电常数双镶嵌连线的制程无效
| 申请号： | 02146354.9 | 申请日： | 2002-10-24 |
| 公开（公告）号： | CN1492496A | 公开（公告）日： | 2004-04-28 |
| 发明（设计）人： | 涂瑞能 | 申请（专利权）人： | 旺宏电子股份有限公司 |
| 主分类号： | H01L21/768 | 分类号： | H01L21/768 |
| 代理公司： | 北京三友知识产权代理有限公司 | 代理人： | 刘朝华 |
| 地址： | 台湾省新竹*** | 国省代码： | 中国台湾;71 |
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| 摘要： | 一种形成多层低介电常数双镶嵌连线的制程，包括沉积具有第一低介电常数的第一介电层于基底上，蚀刻第一介电层，以形成许多双镶嵌通孔穿过第一介电层到达基底，于每个双镶嵌通孔内形成被阻隔层包覆的铜导体塞，回蚀刻第一介电层，以形成许多沟渠介于许多双镶嵌通孔之间，以及旋涂具有小于第一低介电常数的第二低介电常数的第二介电层于许多沟渠内。 | ||
| 搜索关键词： | 形成 多层 介电常数 镶嵌 连线 | ||
【主权项】：
1、一种形成多层低介电常数双镶嵌连线的制程，其特征是：它包括下列步骤：(1)沉积具有第一低介电常数的第一介电层于一基底上；(2)蚀刻该第一介电层，以形成许多双镶嵌通孔穿过该第一介电层，到达该基底的一表面；(3)形成第一阻隔层被覆该第一介电层及该基底的该表面；(4)于每一该双镶嵌通孔内形成一铜导体塞；(5)形成第二阻隔层覆盖该铜导体塞，使得该第一及第二阻隔层封闭该铜导体塞：(6)回蚀刻该第一介电层，以形成许多沟渠介于该许多双镶嵌通孔之间；(7)旋涂具有小于该第一低介电常数的第二低介电常数的第二介电层于该许多沟渠内。
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H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
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