[发明专利]减少基极长度偏差的方法无效
| 申请号： | 02146938.5 | 申请日： | 2002-10-25 |
| 公开（公告）号： | CN1501446A | 公开（公告）日： | 2004-06-02 |
| 发明（设计）人： | 柯开仁;蔡元礼;吴明辉;黄明贤;黄清俊 | 申请（专利权）人： | 联华电子股份有限公司 |
| 主分类号： | H01L21/28 | 分类号： | H01L21/28 |
| 代理公司： | 上海专利商标事务所 | 代理人： | 任永武 |
| 地址： | 台湾省新竹科学*** | 国省代码： | 中国台湾;71 |
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| 摘要： | 本发明揭示一种减少基极长度偏差的方法。本发明利用一次覆毯式(Blanket)的离子布植制程来调整一未掺杂导体层的蚀刻性质，此导体层例如多晶硅层是用于形成N沟道金属氧化物半导体(NMOS)元件与P沟道金属氧化物半导体(PMOS)元件的基极，而NMOS元件与PMOS元件之间的基极长度偏差因此可以有效减少。 | ||
| 搜索关键词： | 减少 基极 长度 偏差 方法 | ||
【主权项】：
1.一种减少基极长度偏差的方法，其特征在于，至少包含下列步骤：提供一底材，该底材具有一P井区、一N井区于其内与一未掺杂导体层于其上；执行一覆毯式N型离子布植制程于该未掺杂导体层以形成一轻掺杂导体层；执行一N型离子布植制程于该轻掺杂导体层的一位于该P井区上的部份以形成一重掺杂导体层以一覆盖该轻掺杂导体层位于该N井区上的部份的布植罩幕，其中该覆毯式N型离子布植制程的一布植剂量小于该N型离子布植制程；及限定该重掺杂导体层与该轻掺杂导体层以分别形成一N沟道金属氧化物半导体基极与一P沟道金属氧化物半导体基极。
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H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
H01L 半导体器件；其他类目中不包括的电固体器件
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H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
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H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
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