[发明专利]半导体装置

摘要

在P型半导体衬底110的主面110S内条状形成有N型的多个第1杂质层111，在各第1杂质层111至少重叠(或者相接)一个N型的第2杂质层112。在栅绝缘膜121上与第1杂质层111交叉的条状形配置有多个栅电极。在层间绝缘膜122上与第1杂质层111同方向延伸的条状形配置有多个低电阻线140。各接触插头123的另一端123T2，其全面与第2杂质层112相接，而不与半导体衬底110的P型部分相接。由此，即使发生接触孔的对准偏移，也能使接触插头与杂质层确实地电连接。

主权项

1.一种半导体装置，其具备有主面的第1导电型半导体衬底；被条状形配置在上述主面内，与上述第1导电型相反的第2导电型的多个第1杂质层；被配置在上述主面上的绝缘膜；被与上述多个第1杂质层交叉的条状形配置在上述绝缘膜内的多个栅电极；被与上述多个第1杂质层同方向延伸的条状形配置在上述绝缘膜上，具有比上述多个第1杂质层低的电阻的多个低电阻线，上述多个低电阻线分别与上述多个第1杂质层成对，还具备被配置在上述绝缘膜内且在相邻的栅电极间的多个接触插头，对于各低电阻线至少设置有一个接触插头，各接触插头具有与对应的低电阻线相接的一端和向上述主面延伸的另一端，还具备分别与上述多个接触插头相对应，被配置在上述主面内的上述第2导电型的多个第2杂质层，各第2杂质层相接或者重叠于与所对应的接触插头相接的低电阻线成对的第1杂质层，上述多个接触插头的上述另一端，其全面与上述第2杂质层相接。