[实用新型]锁相环电路无效
| 申请号： | 02265826.2 | 申请日： | 2002-07-24 |
| 公开（公告）号： | CN2582276Y | 公开（公告）日： | 2003-10-22 |
| 发明（设计）人： | 申请（专利权）人： | ||
| 主分类号： | H03L7/08 | 分类号： | H03L7/08 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 518057 深圳市南山区*** | 国省代码： | 广东;44 |
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| 摘要： | 本实用新型公开了一种通讯、导航、全球定位等电子产品中的锁相环电路，通过在现有的锁相电路的晶振中并联一个备用晶振，输入时钟源和主、备用晶振的输出频率分别作为处理器的三个输入端，处理器对三个时钟的输出频率进行计数，计算主用晶振和备用晶振的准确度，判断两个晶振是否失效，如果其中一个晶振失效，则将没有失效的晶振切换到锁相环工作电路，其输出作为锁相环输出。本实用新型的锁相环电路具有晶振失效的判别和备份功能，实现系统在晶振失效情况下自动切换，保证设备正常运行，尤其适用于要求锁相环的电路输出频率准确度较高的电子设备。 | ||
| 搜索关键词： | 锁相环 电路 | ||
【主权项】：
1.一种锁相环电路，包括：输入时钟源(21)、锁相运算单元(22)，其特征在于，还包括：主用晶振(23)、备用晶振(24)和处理器(25)；输入时钟源(21)和主、备用晶振(23、24)的输出频率分别作为处理器(25)的三个输入端，处理器(25)对三个时钟的输出频率进行计数，计算主用晶振(23)和备用晶振(24)的准确度；主、备用晶振(23、24)两端并联连接，输入端与锁相运算单元(22)相连，输出端受控于处理器(25)的晶振准确度计算结果。
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