[实用新型]应用全数字锁相环的数字抖动衰减器电路无效
| 申请号： | 02288213.8 | 申请日： | 2002-12-11 |
| 公开（公告）号： | CN2595091Y | 公开（公告）日： | 2003-12-24 |
| 发明（设计）人： | 陈后鹏 | 申请（专利权）人： | 上海贝岭股份有限公司 |
| 主分类号： | H04L7/00 | 分类号： | H04L7/00 |
| 代理公司： | 中原信达知识产权代理有限责任公司 | 代理人： | 罗大忱 |
| 地址： | 20023*** | 国省代码： | 上海;31 |
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| 摘要： | 本实用新型设计了一种应用全数字锁相环的数字抖动衰减器电路。包括时钟/数据恢复电路、CDR控制电路、弹性存储电路和全数字锁相环电路。时钟/数据恢复电路从输入数据中提取时钟信号，并控制输入数据依次写入弹性存储电路；全数字锁相环产生基准时钟，控制数据依次移出弹性存储电路；弹性存储电路由三级寄存器构成，寄存器数据长度可为8，16，32位。由于全数字锁相环产生一种基准时钟信号，消除了传输线中随机的相位移动，实现了数据去抖动的功能。 | ||
| 搜索关键词： | 应用 数字 锁相环 抖动 衰减器 电路 | ||
【主权项】：
1.一种应用全数字锁相环的数字抖动衰减器，其特征在于包括时钟/数据恢复电路(1)、CDR控制电路(2)、弹性存储电路(3)和全数字锁相环电路(4)，时钟/恢复电路从输入数据(101)提取的时钟(103)，分别控制CDR控制电路(2)、弹性存储电路(3)和全数字锁相环电路(4)；CDR控制电路(2)提供的控制信号，控制弹性存储电路(3)中数据进行串/并和并/串转换；全数字锁相环(4)提供的基准时钟(108)，控制弹性存储电路(3)数据(109)输出。
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