[发明专利]PLL频率合成器之∑－Δ规划装置有效
| 申请号： | 02804548.3 | 申请日： | 2002-01-10 |
| 公开（公告）号： | CN1491485A | 公开（公告）日： | 2004-04-21 |
| 发明（设计）人： | M·哈梅示;S·范瓦森 | 申请（专利权）人： | 因芬尼昂技术股份公司 |
| 主分类号： | H03L7/197 | 分类号： | H03L7/197 |
| 代理公司： | 中国专利代理(香港)有限公司 | 代理人： | 程天正;梁永 |
| 地址： | 德国*** | 国省代码： | 德国;DE |
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| 摘要： | 一∑－Δ规划器具有一资料字符具有Nbits的字符长度。最有意义的L位资料字符代表在小数点之前的位置，剩余的N－L较少意义的位代表在资料字符小数点之后的位置。一∑－Δ调变器具有N－L+1较少意义的位的资料字符。一加法器接受L－1最有意义的位的资料字符以及由∑－Δ调变器所输出的一数据字符，该加法器并且输出一被运算倍乘器乘以2的讯号。 | ||
| 搜索关键词： | pll 频率 合成器 规划 装置 | ||
【主权项】：
1.一∑-Δ规划装置，具有一输入，其中一具有N位字符长度之数字讯号被提供，讯号中最有意义的L位的资料字符在资料字符代表的二进制的数字中表示在小数点之前的位数，以及剩余的N-L较小意义的位在二进制数中代表小数点之后的位数；一∑-Δ调变器，其中提供N位的资料字符中之N-L+1较小意义的位；一加法器，其第一加法器输入接受N位的资料字符中L-1最有意义的位，以及其它加法器输入接受一藉由该∑-Δ调变器执行的讯号，以及一运算倍乘器其倍数化该加法器之输出以一数值2。
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