[发明专利]对数字信号改进定时和使外部影响最小化

摘要

数字系统的性能很大程度取决于频率。但是为了使数字信号安全地从一个驱动器经过一个印制导线到达接收机，频率越高留存的时间就越小。必须将时钟脉冲和信号的运行时间最佳化到使得即使在极端的环境情况时也不会给定时造成任何损害。本发明通过将输出信号结合到一个内部PLL－时钟脉冲上，改善了定时并使外部影响降低到最小。

主权项

1.数字系统，具有-用于处理数据的处理装置(核芯)，该处理装置经过第一个时钟脉冲信号被提供时钟脉冲，-经过信号线向另一个数字系统发送数据的数据输出-寄存器，-PLL-装置，它从所述第一个时钟脉冲信号产生第二个时钟脉冲信号，将第二个时钟脉冲信号经过一个时钟脉冲线路作为时钟脉冲信号传给所述另一个数字系统，此时PLL-装置的反馈环与所述信号线路具有相同的运行时间，其特征在于：-第二个时钟脉冲信号作为时钟脉冲信号被传送给数据输出-寄存器，-所述时钟脉冲线路与所述信号线具有相同的运行时间。