[发明专利]具有伪存储单元的静态半导体存储装置无效
| 申请号： | 03108326.9 | 申请日： | 2003-03-24 |
| 公开（公告）号： | CN1474411A | 公开（公告）日： | 2004-02-11 |
| 发明（设计）人： | 渡边哲也;新居浩二;中濑泰伸 | 申请（专利权）人： | 三菱电机株式会社 |
| 主分类号： | G11C11/34 | 分类号： | G11C11/34 |
| 代理公司： | 中国专利代理(香港)有限公司 | 代理人： | 杨凯;叶恺东 |
| 地址： | 日本*** | 国省代码： | 日本;JP |
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| 摘要： | 该SRAM的伪存储单元(3)将正常存储单元(2)的负载用第1及第2P沟道MOS晶体管(21，22)用第1及第2N沟道MOS晶体管(27，28)置换，向N沟道MOS晶体管(27)的栅极及源极分别施加电源电位及接地电位。字线(WL)若上升到“H”电平，则存取用的第3及第4N沟道MOS晶体管(25，26)导通，从伪位线(DBL)经由第3N沟道MOS晶体管(25，23，27)、第1N沟道MOS晶体管、驱动用的第5N沟道MOS晶体管向接地电位(GND)线流出电流。从而，伪位线(DBL)的电位降低速度变得比位线(BL或/BL)的电位降低速度更快。因而，可容易地优化动作定时，提高动作容限。 | ||
| 搜索关键词： | 具有 存储 单元 静态 半导体 装置 | ||
【主权项】：
1.一种静态半导体存储装置，包括：在字线和第1及第2位线的交差部配置的存储单元，和在所述字线和第1及第2伪位线的交差部配置的伪存储单元；所述存储单元包括：负载用的2个P沟道MOS晶体管、驱动用的2个N沟道MOS晶体管以及存取用的2个N沟道MOS晶体管；响应字线被改变到选择电平，预充电到电源电位的所述第1及第2位线中的任一位线的电位经由存取用的1个N沟道MOS晶体管和驱动用的1个N沟道MOS晶体管下拉到接地电位；所述伪存储单元包括：与负载用的2个P沟道MOS晶体管对应设置的第1及第2N沟道MOS晶体管、与驱动用的2个N沟道MOS晶体管对应设置的第3及第4N沟道MOS晶体管以及存取用的第5及第6N沟道MOS晶体管；响应所述字线被改变到选择电平，预充电到所述电源电位的所述第1及第2伪位线中的第1伪位线经由所述第5N沟道MOS晶体管和所述第1～第4N沟道MOS晶体管中并联的至少2个N沟道MOS晶体管，下拉到所述接地电位。
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