[发明专利]适合于超高速缓冲存储器的非易失性存储器无效
| 申请号： | 03110588.2 | 申请日： | 2003-04-11 |
| 公开（公告）号： | CN1495798A | 公开（公告）日： | 2004-05-12 |
| 发明（设计）人： | 大石司;谷崎弘晃 | 申请（专利权）人： | 三菱电机株式会社;三菱电机工程株式会社 |
| 主分类号： | G11C16/06 | 分类号： | G11C16/06;G11C11/15;G11C13/00 |
| 代理公司： | 中国专利代理(香港)有限公司 | 代理人： | 刘宗杰;梁永 |
| 地址： | 日本*** | 国省代码： | 日本;JP |
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| 摘要： | 对有选择地成为存取对象的第1和第2存储单元块(5a、5b)，周边电路(10)写入和读出向数据节点(10#)输入、或从数据节点(10#)中输出的L位(L为2以上的整数)的输入数据(DIN)和输出数据(DOUT)。周边电路(10)利用响应于时钟信号(CLK)而工作的电路组(20a、20b、25a、25b、30、40、50、60、70)，将数据写入工作和数据读出工作两者皆分为多个阶段，进行流水线方式处理。 | ||
| 搜索关键词： | 适合于 超高速 缓冲存储器 非易失性存储器 | ||
【主权项】：
1.一种非易失性存储器，其特征在于：包括有选择地成为存取对象的多个存储单元块，上述多个存储单元块的每一块都包括：多个存储单元，配置成行列状、各自的电阻值随被数据写入电流非易失性地写入了的存储数据而变化；以及多条位线，与存储单元列分别对应地设置，上述非易失性存储器还包括：多个行选择电路，与上述多个存储单元块分别对应地设置、用于在各自对应的存储单元块中选择存储单元行；以及周边电路，用于在上述多个存储单元块中的选择存储单元块中，经上述多条位线中的至少一部分对选择存储单元行的存储单元的至少一部分并行地写入和读出输入至数据节点、或从数据节点输出的多位数据，上述周边电路在沿上述存储单元列的方向上传送上述多位数据。
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