[发明专利]在分组数据上执行乘－加运算的装置

摘要

一种处理器具有分别含有第一与第二分组数据的第一与第二存储器。各分组数据包含第一、第二、第三与第四数据元素。一个乘－加电路耦合在第一与第二存储区上。乘－加电路包含第一(810)、第二(811)、第三(812)及第四乘法器(813)，其中各乘法器接收一组对应的所述数据元素。乘－加电路还包含耦合在第一与第二乘法器(810，811)上的第一加法器(850)及耦合在第三与第四乘法器(812，813)上的第二加法器(851)。第三存储区(871)耦合在加法器(850，851)上。第三存储区(871)包含第一与第二字段分别用于保存第一与第二加法器(850，851)的输出，作为第三分组数据的第一与第二数据元素。

主权项

1.一种方法，包括以下步骤：接收第一指令，所述第一指令的指令格式包括第一操作码、第一字段和第二字段，所述第一字段表示具有第一多个数据元素的第一操作数，至少包括A1、A2、A3和A4作为数据元素，所述第二字段表示具有第二多个数据元素的第二操作数，至少包括B1、B2、B3和B4作为数据元素，所述第一和第二多个数据元素中的每个所述数据元素长度都为N比特；及通过执行(A1×B1)+(A2×B2)运算以产生分组数据的第一数据元素，并执行(A3×B3)+(A4×B4)运算以产生所述分组数据的第二数据元素，对所述第一指令作出响应，把长度至少为4N比特的所述分组数据存储在结构可见目标操作数中，其中每个所述第一和第二数据元素长度至少为2N比特。