[发明专利]半导体集成电路无效
| 申请号： | 03122587.X | 申请日： | 2003-04-21 |
| 公开（公告）号： | CN1474510A | 公开（公告）日： | 2004-02-11 |
| 发明（设计）人： | 广田尊则;石桥敦彦 | 申请（专利权）人： | 三菱电机株式会社 |
| 主分类号： | H03L7/22 | 分类号： | H03L7/22 |
| 代理公司： | 中国专利代理(香港)有限公司 | 代理人： | 刘宗杰;叶恺东 |
| 地址： | 日本*** | 国省代码： | 日本;JP |
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| 摘要： | 本发明的课题是，提供能够容易而且高精度地进行多个输入不同频率的时钟的时钟区之间的相位管理的半导体集成电路。若设A时钟驱动器102、B时钟驱动器103、CMOS缓冲电路119中的时钟的延迟值分别为Ta、Tb、Td，在选择电路114、115、116的端子“0”被选择时，延迟值Ta－Td被存储在寄存电路117中，当切换成端子“1”时，延迟值Ta－Td－Tb被存储在寄存电路118中。因此，借助于设定CMOS缓冲电路119的延迟值，可以设定A时钟驱动器102与B时钟驱动器103的相位差。 | ||
| 搜索关键词： | 半导体 集成电路 | ||
【主权项】：
1.一种半导体集成电路，其特征在于，包括：生成第1时钟和第2时钟的PLL电路；将上述第1时钟分配至第1时钟区的第1时钟驱动器；将上述第2时钟分配至第2时钟区的第2时钟驱动器；在包含上述第1时钟驱动器和相位比较电路的第1相位比较环路上配置的、其延迟量由上述相位比较电路的输出设定的第1可变延迟电路；在包含上述第2时钟驱动器、上述第1可变延迟电路和上述相位比较电路的第2相位比较环路上配置的、其延迟量由上述相位比较电路的输出设定的第2可变延迟电路；在上述第1相位比较环路与上述第2相位比较环路之间进行切换的选择电路；以及用于将上述第1、第2时钟区之间应有的规定相位差反映在上述第2可变延迟电路的延迟量中的相位差导入电路。
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