[发明专利]具备高速网络接口的MPEG码流变换采集方法及装置无效
申请号: | 03137650.9 | 申请日: | 2003-06-19 |
公开(公告)号: | CN1567271A | 公开(公告)日: | 2005-01-19 |
发明(设计)人: | 欧阳捷;张学军 | 申请(专利权)人: | 欧阳捷;张学军 |
主分类号: | G06F13/14 | 分类号: | G06F13/14;G06F3/00;G06F9/38 |
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地址: | 100043北京市石*** | 国省代码: | 北京;11 |
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摘要: | 本发明提出一种具备高速网络接口的MPEG码流变换采集的方法和设备,在设备内实现传输流的数据过滤、PID修改、服务信息插入和码率变换,设备具有高速以太网接口用于将变换后的目标传输流传送到计算机中。本发明包括硬件和软件,硬件包括输入速率计算、输入数据包过滤、输入缓存及控制、高速以太网接口等,软件包括传输流变换程序、控制信息监测程序、参考时钟修正程序、服务信息生成程序和传输流数据输出程序。本发明提供的设备功能强大,不仅仅能实现码流的直接采集,也能够对码流进行处理;同时本设备因为外置于计算机,所以使用灵活、携带方便。 | ||
搜索关键词: | 具备 高速 网络 接口 mpeg 流变 采集 方法 装置 | ||
【主权项】:
1、一种具备高速网络接口的MPEG传输流变换采集装置,其特征是:它包括:一个中央处理器(CPU)芯片,是本装置的控制核心,对来自至少一个异步串行接口或同步并行接口(以下简称串并行信号接口)的传输流数据进行数据包过滤、PID修改、服务信息插入和码率变换中的一种或多种变换处理,并通过至少一个高速以太网接口输出至少一个新的MPEG传输流;一个SDRAM模块,包括至少一个SDRAM芯片,与CPU相连接;至少一个先入先出(FIFO)模块,包括至少一个FIFO芯片,设置于FPGA与CPU之间,缓存FPGA处理后的传输流数据;至少一个信号输入模块,每个信号输入模块设置于一个所述串并行信号入口,对所输入的信号进行格式转换;至少一个高速以太网输入接口模块,每个与所述中央处理器相连接,实现中央处理器与以太网之间的通信;在所述信号输入模块与CPU之间连接有一个现场可编程逻辑门阵列(FPGA)模块,该FPGA模块内至少包含:输入数据包过滤子模块,与所述信号输入模块相连接,从输入信号的传输流中选择需要的数据包,而丢弃其它数据包,每当需要丢弃1个或1个以上连续的数据包时,在输入信号的传输流中插入一个间隔指示数据包,该数据包与普通数据包有相同的字节长度和语法(语法符合ISO/IEC 13818-1规范),其PID被设置为无效包的PID(0x1fff),并在数据载荷的前4个字节设置已经丢弃包的数目;输入速率计算子模块,通过对过滤后输入信号中的时钟信号进行计数而获得输入数据流的速率;总线处理子模块,与CPU和输入速率计算子模块相连接,处理FPGA与CPU的总线接口信号,包括传送输入数据流的速率到CPU,和从CPU获取数据包过滤配置信息;输入控制子模块,设置于输入数据包过滤子模块和至少一个先入先出存储器(FIFO)之间,完成该输入用FIFO的初始化和配置工作,并将来自于输入数据包过滤子模块的传输流数据写入到FIFO内;
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