[发明专利]传输系统开销处理芯片侧时钟域转换电路的ASIC实现方法无效
| 申请号： | 03140071.X | 申请日： | 2003-08-06 |
| 公开（公告）号： | CN1581705A | 公开（公告）日： | 2005-02-16 |
| 发明（设计）人： | 何志阔 | 申请（专利权）人： | 港湾网络有限公司 |
| 主分类号： | H04B1/16 | 分类号： | H04B1/16;H04L7/02 |
| 代理公司： | 北京君尚知识产权代理事务所 | 代理人： | 余长江 |
| 地址： | 100871北京市海*** | 国省代码： | 北京;11 |
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| 摘要： | 本发明涉及到一种传输系统的开销处理芯片接收线路侧的时钟域转换电路的实现方法，将接收线路侧输入的多个频率，相位各不相同的时钟域转换到本地系统输入的参考时钟域上，本发明时钟域转换电路的输入时钟的频率可以为本地系统提供的参考时钟的N倍频，也可以为本地输入系统时钟频率的1/4，经过时钟域转换电路之后，都将被转换到单一的系统时钟域上。 | ||
| 搜索关键词： | 传输 系统 开销 处理 芯片 时钟 转换 电路 asic 实现 方法 | ||
【主权项】：
1、一种传输系统开销处理芯片时钟域转换电路的ASIC实现方法，其特征在于：a、首先将输入时钟域转换电路的M个频率为本地系统参考时钟X倍的线路侧时钟域CLK_IA通过4*X分频电路进行分频，将其分频为系统参考时钟频率1/4的时钟和数据；b、使用本地输入的系统参考时钟对M+N个频率为其1/4的线路侧时钟CLK-IC连续两次进行采样；产生一个同步于系统参考时钟的线路时钟使能信号CLK-IC-ENA；c、同时输出与系统参考时钟同步的线路时钟使能信号CLK-IC-ENA和数据DATA-OUT，在后续外理电路中这两组信号总是成对出现；线路侧输入的CLK-IA经过4*X分频电路分频以后已经转换为频率为系统参考时钟1/4的CLK-IC；连同线路侧送入的N个频率为系统参考时钟1/4的CLK-IB，时钟域转换单元进行的转换就是线路侧M+N个CLK_IC时钟域与系统输入的一个参考时钟域之间的转换；经过时钟域转换电路的处理以后，输入的CLK_IC时钟域的数据速率仍然为1/4的系统参考时钟频率，只是处理的时钟已经由线路侧的M+N个相位各个不相同的异步时钟CLK_IC转换成了本地输入的一个系统时钟；此时芯片内电路处理的时钟由M+N个相位各不相同的线路侧时钟减少为一个系统参考时钟。
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