[发明专利]于半导体元件的制造中缩小间距的方法

摘要

本发明的方法公开一种于半导体元件的制造中缩小间距的方法，首先在光阻特征图案上形成高分子材料层，以图案化底下的第一介电层以及导电层而形成第一介电特征图案以及导电特征图案。接着在第一介电特征图案以及导电特征图案的间隙中形成第二介电特征图案，再移除第一介电特征图案。之后在第二介电特征图案上形成第二高分子材料层，以使第二高分子材料层覆盖对应的部分导电特征图案，其是邻接第二介电特征图案。然后利用第二高分子材料层图案化导电套争图案，以移除被为高分子材料层覆盖的导电特征图案，以定义出第二导电特征图案，其中第一以及第二高分子材料层是以等离子增益型化学气相沉积法形成的。

主权项

1.一种于半导体元件的制造中缩小间距的方法，其特征是，该方法包括：提供一半导体基底，其具有至少一导电特征图案以及与其邻接排列的复数个介电特征图案；在该些介电特征图案上形成高分子材料层，且部分该高分子材料层覆盖住邻接于该些介电特征图案的部分该至少一导电特征图案；以及利用该高分子材料层图案化该至少一导电特征图案，以移除未被该高分子材料层覆盖的该至少一导电特征图案，以定义出复数个第二导电特征图案。