[发明专利]于半导体元件的制造中缩小间距的方法有效
申请号: | 03140736.6 | 申请日: | 2003-06-09 |
公开(公告)号: | CN1495878A | 公开(公告)日: | 2004-05-12 |
发明(设计)人: | 钟嘉麒;钟维民;梁明中;赖俊仁 | 申请(专利权)人: | 旺宏电子股份有限公司 |
主分类号: | H01L21/768 | 分类号: | H01L21/768;H01L21/28;H01L21/3205 |
代理公司: | 北京集佳知识产权代理有限公司 | 代理人: | 王学强 |
地址: | 台湾省新竹*** | 国省代码: | 中国台湾;71 |
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摘要: | 本发明的方法公开一种于半导体元件的制造中缩小间距的方法,首先在光阻特征图案上形成高分子材料层,以图案化底下的第一介电层以及导电层而形成第一介电特征图案以及导电特征图案。接着在第一介电特征图案以及导电特征图案的间隙中形成第二介电特征图案,再移除第一介电特征图案。之后在第二介电特征图案上形成第二高分子材料层,以使第二高分子材料层覆盖对应的部分导电特征图案,其是邻接第二介电特征图案。然后利用第二高分子材料层图案化导电套争图案,以移除被为高分子材料层覆盖的导电特征图案,以定义出第二导电特征图案,其中第一以及第二高分子材料层是以等离子增益型化学气相沉积法形成的。 | ||
搜索关键词: | 半导体 元件 制造 缩小 间距 方法 | ||
【主权项】:
1.一种于半导体元件的制造中缩小间距的方法,其特征是,该方法包括:提供一半导体基底,其具有至少一导电特征图案以及与其邻接排列的复数个介电特征图案;在该些介电特征图案上形成高分子材料层,且部分该高分子材料层覆盖住邻接于该些介电特征图案的部分该至少一导电特征图案;以及利用该高分子材料层图案化该至少一导电特征图案,以移除未被该高分子材料层覆盖的该至少一导电特征图案,以定义出复数个第二导电特征图案。
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H01 基本电气元件
H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造
H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
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H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
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