[发明专利]用来藉低速测试器以恢复写入的可变自动计时结构

摘要

本发明在于提供一种使用低速测试器来测试动态随机存取记忆体(DRAM)单元的新方法，用来在使用一低速测试器以进行DRAM元件测试时，提供一种可调式自动计时结构以恢复写入。自动计时控制的CSL与WL脉波是在不同的运作条件下以此方式仿效DRAM的运作。本发明的可调式自动计时结构可依DRAM单元现场的需要用来遮蔽恢复写入(twr)，而一低速测试器可用来发挥遮蔽的功能。

主权项

1.一种使用一低速测试器以进行高速记忆体测试的方法，包括以下步骤：形成一测试电路于一晶圆中的一记忆体芯片上，该测试电路藉由修改记忆体芯片上的一同步脉波以执行一脉波宽度产生器功能(pulse-width generatorfunction)来产生一具控制时序导通循环(controlled time-on period)的列选择讯号；形成一脉波关闭产生器于该晶圆中的一记忆体芯片上，该脉波关闭产生器修改一具控制关闭延迟的写入线讯号；藉由从该测试器到该测试电路连接一时脉讯号与一同步讯号以启动该测试电路；从该测试器到该记忆体芯片中该测试电路的该脉波关闭产生器连接一列选择讯号，形成一具控制时序导通循环的列选择讯号；从该测试器连接一写入线到一记忆体芯片上该脉波关闭产生器，形成一具控制关闭延迟的修改写入线讯号；将具控制时序导通循环的该列选择讯号与具控制关闭延迟的该修改写入线讯号结合，以建立一记忆体芯片的恢复写入循环；及测试该记忆体芯片到该恢复写入循环。