[发明专利]容错计算机系统及其再同步方法和再同步程序无效
| 申请号： | 03147299.0 | 申请日： | 2003-07-14 |
| 公开（公告）号： | CN1495611A | 公开（公告）日： | 2004-05-12 |
| 发明（设计）人： | 山崎茂雄;爱野茂幸 | 申请（专利权）人： | 日本电气株式会社 |
| 主分类号： | G06F11/18 | 分类号： | G06F11/18 |
| 代理公司： | 中科专利商标代理有限责任公司 | 代理人： | 朱进桂 |
| 地址： | 日本*** | 国省代码： | 日本;JP |
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| 摘要： | 一种锁步同步容错计算机系统，包括多个具有一处理器和一存储器的计算模块，其中每个计算模块在互相同步中执行同一指令串。在每个计算模块的各个处理器访问外部总线的状态下，当检测不一致时，如果在包括每个计算模块的系统中没有检测到故障时，将一中断通知所有的所述处理器。通过调整访问的响应时间来恢复在每个计算模块中的同步，每个处理器通过一中断来执行该访问。 | ||
| 搜索关键词： | 容错 计算机系统 及其 同步 方法 程序 | ||
【主权项】：
1、一种锁步同步容错计算机系统，该系统包括多个具有一处理器和一存储器的计算模块，其中每个计算模块在互相同步中执行同一指令串，其中：当每个所述计算模块的各个所述处理器访问外部总线的状态下，检测到不一致时，如果在包括每个所述计算模块的系统中没有检测到故障时，通过调整访问的响应时间来恢复在每个所述计算模块中的同步，该访问是每个所述处理器通过一中断来作为同步控制指令执行的。
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