[发明专利]静电放电箝制电路

摘要

一种静电放电箝制电路，包含一ESD侦测电路，及一具有纵向NPN双载子接面晶体管的静电放电电路。该NPN双载子接面晶体管形成于P型基材上，且该NPN双载子接面晶体管包含：一深N井区域，形成于P型基材上；一P型井区，形成于深N井区域上的部分区域；一N型井区，形成于深N井区域上的P型井区的周围；一第一N+区域，形成于P型井区上的部分区域，该第一N+区域电连接第一工作电压；一P+区域，形成于P型井区上的第一N+区域的周围，该P+区域电连接触发电压；以及一第二N+区域，形成于N型井区上，电连接第二工作电压。该NPN双载子接面晶体管利用深N井区域隔离P型井区与P型基材，可降低漏电电流，提高电流增益，有效减少静电放电箝制电路面积。

主权项

1、一种静电放电箝制电路，包含：一ESD侦测电路，是电连接于一第一工作电压与一第二工作电压之间，用来侦测前述第一工作电压与前述第二工作电压之间的一静电，并产生一触发电压；以及一NPN双载子接面晶体管，是电连接于前述第一工作电压与前述第二工作电压之间，并经由前述触发电压的触发而导通，藉以让前述静电的电流从前述第一工作电压流至前述第二工作电压；其特征是：前述NPN双载子接面晶体管是形成于一P型基材上，且前述NPN双载子接面晶体管包含：一深N井区域，是形成于前述P型基材上；一P型井区，是形成于前述深N井区域上的部分区域；一N型井区，是形成于前述深N井区域上的前述P型井区的周围；一第一N+区域，是形成于前述P型井区上的部分区域，且前述第一N+区域是电连接于前述第一工作电压；一P+区域，是形成于前述P型井区上的前述第一N+区域的周围，且前述P+区域是电连接于前述触发电压；以及一第二N+区域，是形成于前述N型井区上，且电连接于前述第二工作电压。