[发明专利]半导体集成电路的设计方法

摘要

本发明提供一种半导体集成电路的设计方法，可以不减少元件布置所需要的有效面积和电源焊盘以外所使用的焊盘数量，而且不增加处理时间，就能减少IR下降对时序的影响和IR下降自身，可以进行近似实际工作的时序仿真。在触发器驱动能力改变步骤，将任意触发器置换成所具有的延迟时间比从因电源布线的电阻成分引起电源电压产生压降的状态转变至理想电源的状态的时间长的触发器。由此，仅限定触发器来预先制作考虑IR下降的延迟库，可以减少库制作时间，且提高延迟计算步骤的延迟时间计算精度，进一步通过置换成驱动能力低的触发器，可以减少面积。

主权项

1.一种半导体集成电路的设计方法，该半导体集成电路具备基本元件和对上述基本元件之间进行连接的布线，其特征在于具有以下步骤：第1时序验证步骤，计算上述基本元件和上述布线的延迟时间总和，来验证触发器间的时序；间隙分类步骤，从通过上述第1时序验证步骤输出的时序报告中，提取路径始点和终点的触发器、构成上述路径的单元的延迟时间和建立时间、及关于周期时间的间隙；触发器驱动能力改变步骤，将任意触发器，置换成所具有的延迟时间比从因电源布线的电阻成分引起电源电压产生压降的状态转变至理想电源的状态的时间大的触发器；版图修改步骤，使通过上述置换而改变的网表反映到版图上；延迟计算步骤，从只有考虑了压降的触发器的延迟库、以及在理想电源的状态下制作的延迟库，计算延迟时间；及第2时序验证步骤，使用上述延迟计算步骤的输出、即延迟信息来进行时序验证。